木村　啓二

ISSN：0916-8524

ISSN：09196072

概要：自動並列化技術と自動オフロード技術により，アプリプログラムを変更することなくメディア処理をヘテロマルチコア上で高速化する手法を提案する．メディア処理は高い演算性能を必要とするが，プロセッサの進歩はヘテロマルチコアへと進んでおりソフトウェアが複雑化する．本稿では，メディア処理アプリの特徴を利用し，コアへの処理の分割と並列化をアプリプログラマに隠蔽した高速化手法を提案する．実験では，提案手法により Window Media Player のソースコードを変更することなくデコード処理をオフロードすることができ，3 コアのアクセラレータを利用して 1.8 倍の性能向上が確認できた．This paper proposes new software architecture for media processing using the automatic parallelization and offload for hetero multicore. While media processing demands more and more computational power, it is difficult for a non-expert programmer to exploit hetero multicore that is a promising future processor architecture. The proposed method keeps programers away from parallelization and offloading for hetero multicore. Our experiments showed that the Windows Media Player speeduped 1.8 times by offloading the decoder to three cores accelerator without source code modification.

ISSN：09196072

概要：自動並列化技術と自動オフロード技術により，アプリプログラムを変更することなくメディア処理をヘテロマルチコア上で高速化する手法を提案する．メディア処理は高い演算性能を必要とするが，プロセッサの進歩はヘテロマルチコアへと進んでおりソフトウェアが複雑化する．本稿では，メディア処理アプリの特徴を利用し，コアへの処理の分割と並列化をアプリプログラマに隠蔽した高速化手法を提案する．実験では，提案手法により Window Media Player のソースコードを変更することなくデコード処理をオフロードすることができ，3 コアのアクセラレータを利用して 1.8 倍の性能向上が確認できた．This paper proposes new software architecture for media processing using the automatic parallelization and offload for hetero multicore. While media processing demands more and more computational power, it is difficult for a non-expert programmer to exploit hetero multicore that is a promising future processor architecture. The proposed method keeps programers away from parallelization and offloading for hetero multicore. Our experiments showed that the Windows Media Player speeduped 1.8 times by offloading the decoder to three cores accelerator without source code modification.

ISSN：09196072

概要：自動並列化技術と自動オフロード技術により，アプリプログラムを変更することなくメディア処理をヘテロマルチコア上で高速化する手法を提案する．メディア処理は高い演算性能を必要とするが，プロセッサの進歩はヘテロマルチコアへと進んでおりソフトウェアが複雑化する．本稿では，メディア処理アプリの特徴を利用し，コアへの処理の分割と並列化をアプリプログラマに隠蔽した高速化手法を提案する．実験では，提案手法により Window Media Player のソースコードを変更することなくデコード処理をオフロードすることができ，3 コアのアクセラレータを利用して 1.8 倍の性能向上が確認できた．This paper proposes new software architecture for media processing using the automatic parallelization and offload for hetero multicore. While media processing demands more and more computational power, it is difficult for a non-expert programmer to exploit hetero multicore that is a promising future processor architecture. The proposed method keeps programers away from parallelization and offloading for hetero multicore. Our experiments showed that the Windows Media Player speeduped 1.8 times by offloading the decoder to three cores accelerator without source code modification.

ISSN：09196072

概要：自動並列化技術と自動オフロード技術により，アプリプログラムを変更することなくメディア処理をヘテロマルチコア上で高速化する手法を提案する．メディア処理は高い演算性能を必要とするが，プロセッサの進歩はヘテロマルチコアへと進んでおりソフトウェアが複雑化する．本稿では，メディア処理アプリの特徴を利用し，コアへの処理の分割と並列化をアプリプログラマに隠蔽した高速化手法を提案する．実験では，提案手法により Window Media Player のソースコードを変更することなくデコード処理をオフロードすることができ，3 コアのアクセラレータを利用して 1.8 倍の性能向上が確認できた．This paper proposes new software architecture for media processing using the automatic parallelization and offload for hetero multicore. While media processing demands more and more computational power, it is difficult for a non-expert programmer to exploit hetero multicore that is a promising future processor architecture. The proposed method keeps programers away from parallelization and offloading for hetero multicore. Our experiments showed that the Windows Media Player speeduped 1.8 times by offloading the decoder to three cores accelerator without source code modification.

ISSN：09196072

概要：近年，あらゆる情報機器において処理性能の向上および低消費電力化のため，マルチコアの採用が進んでおり，今後チップ上に集積されるコア数はさらに増え，メニーコア時代が訪れると考えられている．しかしながら，64，128 コア以上のメニーコアプロセッサにおけるコヒーレントキャッシュハードウェアは回路規模的にも消費電力的にも実装コストが大きくなりすぎるため，実用化が困難と考えられている．本稿では，キャッシュコヒーレンシ制御機構を持たない共有メモリ型のマルチプロセッサシステムにおいても，並列化コンパイラによりコヒーレントキャッシュと同等な処理を可能とする，ソフトウェアコヒーレンシ制御手法を提案する．本手法を OSCAR 自動並列化コンパイラに実装し，4 コアまではハードウェアコヒーレント機構を持つが，5 コア以上はノンコヒーレント共有メモリ動作となる，8 コア構成の情報家電用マルチコア RP2 において評価を行ったところ，4 アプリケーションプログラムにおいて 4 コアまででノンコヒーレントキャッシュモードでもコヒーレントキャッシュモードと同等以上の性能が得られ，さらに 8 コア使用時にも 1 コア使用時と比較して平均 4.88 倍の速度向上が自動で得られた．As multicore processor becomes widely used in various computer systems, the number of cores integrated in a chip is increasing for improved performance and reduced power consumption toward manycore era. However, cache coherency hardware in manycore processors which integrates over 64 or 128 cores is hard to implement both for circuit area and energy cost. This paper proposes a parallelizing compiler directed software coherence for shared memory multiprocessor systems without hardware cache coherence mechanism that enables as same parallelization as on hardware coherent cache. We implemented the proposed method in OSCAR automatic parallelizing compiler and evaluated on RP2, a multicore for consumer electronics integrating 8 cores, that can support hardware coherent cache mode under 4 cores and non-coherent shared memory multiprocessor mode over 4 cores. The evaluation results shows that automatic parallelization with the proposed software coherence mechanism achieves as much or even better performance than hardware coherence under 4 cores. Also, the software coherence gives us 4.88x speedup for 8 cores in average on 4 application programs against sequential execution.

ISSN：09196072

概要：近年，あらゆる情報機器において処理性能の向上および低消費電力化のため，マルチコアの採用が進んでおり，今後チップ上に集積されるコア数はさらに増え，メニーコア時代が訪れると考えられている．しかしながら，64，128 コア以上のメニーコアプロセッサにおけるコヒーレントキャッシュハードウェアは回路規模的にも消費電力的にも実装コストが大きくなりすぎるため，実用化が困難と考えられている．本稿では，キャッシュコヒーレンシ制御機構を持たない共有メモリ型のマルチプロセッサシステムにおいても，並列化コンパイラによりコヒーレントキャッシュと同等な処理を可能とする，ソフトウェアコヒーレンシ制御手法を提案する．本手法を OSCAR 自動並列化コンパイラに実装し，4 コアまではハードウェアコヒーレント機構を持つが，5 コア以上はノンコヒーレント共有メモリ動作となる，8 コア構成の情報家電用マルチコア RP2 において評価を行ったところ，4 アプリケーションプログラムにおいて 4 コアまででノンコヒーレントキャッシュモードでもコヒーレントキャッシュモードと同等以上の性能が得られ，さらに 8 コア使用時にも 1 コア使用時と比較して平均 4.88 倍の速度向上が自動で得られた．As multicore processor becomes widely used in various computer systems, the number of cores integrated in a chip is increasing for improved performance and reduced power consumption toward manycore era. However, cache coherency hardware in manycore processors which integrates over 64 or 128 cores is hard to implement both for circuit area and energy cost. This paper proposes a parallelizing compiler directed software coherence for shared memory multiprocessor systems without hardware cache coherence mechanism that enables as same parallelization as on hardware coherent cache. We implemented the proposed method in OSCAR automatic parallelizing compiler and evaluated on RP2, a multicore for consumer electronics integrating 8 cores, that can support hardware coherent cache mode under 4 cores and non-coherent shared memory multiprocessor mode over 4 cores. The evaluation results shows that automatic parallelization with the proposed software coherence mechanism achieves as much or even better performance than hardware coherence under 4 cores. Also, the software coherence gives us 4.88x speedup for 8 cores in average on 4 application programs against sequential execution.

ISSN：09196072

概要：汎用 CPU コアに加え特定処理を高効率で実行可能なアクセラレータを搭載したヘテロジニアスマルチコアが広く普及している．しかしながら，ヘテロジニアスマルチコアでは様々な計算資源へのタスクスケジューリングやデータ転送コード挿入等多くの負担をプログラマが負う必要がある等プログラミングが困難である．そこで本稿では，複数 CPU 及びアクセラレータを持つヘテロジニアスマルチコアに対して，逐次プログラムを入力とし自動的に実行効率の良い並列プログラムを生成する，ヘテロジニアスマルチコア向け自動並列化コンパイラフレームワークを提案する．本フレームワークでは自動並列化コンパイラとアクセラレータコンパイラとのインターフェースとして新たに提案するヘテロジニアスマルチコア向け OSCAR API を利用することで，逐次 C プログラムを自動的に汎用コアとアクセラレータコアにタスクを配分し，高い性能を実現する．本手法を情報家電用ヘテロジニアスマルチコアプロセッサ RP-X をターゲットとして，AAC エンコーダ及び Optical Flow 計算の自動並列化性能を評価した．その結果，8 つの汎用 CPU コア及び 4 つのアクセラレータコアを使用した場合，逐次実行時と比較して Optical Flow 計算で約 12 倍 （OSCAR コンパイラ+アクセラレータコンパイラ使用時），約 32 倍 （OSCAR コンパイラ+既存ライブラリ使用時），AAC エンコーダで約 16 倍 （OSCAR コンパイラ+既存ライブラリ使用時） の性能向上が得られ，ヘテロジニアスマルチコアを対象とした汎用的なコンパイラフレームワークを実現可能であることがわかった．Heterogeneous multicores, which integrates multiple general purpose CPU cores and special purpose accelerator cores on a chip, has been widely used in order to attain high performance keeping power consumption low. However, heterogeneous multicores require to programmers very difficult coding for load distribution to CPU cores and accelerator cores, synchronizations and data transfer using DMA controllers. To this end, this paper proposes a compiler framework which facilitates the development of the program for heterogeneous multicores. This framework parallelize the sequenctial C program using OSCAR parallelizing compiler and accelerator compiler. The developed framework gives us 12 times, 32 times and 16 times speedup with eight general purpose CPU cores and four accelerator cores on RP-X processor for an Optical Flow Calculation(using accelerator compiler), Optical Flow Calculation(using library) and an AAC audio encoder program(using library), respectively, against sequential execution by a single CPU core.

ISSN：09196072

概要：本稿では，情報家電用ヘテロジニアスマルチコア RP-X 上で，コンパイラによる低消費電力制御を適用した結果について述べる．RP-X は NEDO の "情報家電用ヘテロジニアス・マルチコア技術の研究開発" プロジェクトにおいて開発された情報家電用のヘテロジニアスマルチコアであり，汎用 CPU コアとして SH-4A コアを 8 基，アクセラレータコアとして多目的 DRP コア FE-GA 4 基と画像処理用コア MX2 2 基，さらにメディア用コア VPU5 を搭載する．また，周波数制御・電圧制御等の低消費電力化のための機構を持つ．OSCAR コンパイラによって実現される低消費電力制御手法を RP-X の低消費電力機構に適用し，リアルタイム処理時の消費電力削減効果の評価を行った．その結果，SH-4A 8 コアと FE-GA 4 コアを用いた場合，制御を適用しない場合と比較して，オプティカルフロー演算において約 70[%]，AAC エンコーダにおいて約 80[%] の電力削減を得ることができた．This paper reports the efficiency of power reduction scheme by OSCAR compiler applied for a heterogeneous multicore for consumer electronics "RP-X". RP-X is a heterogeneous multicore developed in NEDO "Heterogeneous Multicore for Consumer Electronics" project. RP-X includes eight SH-4A cores, four FE-GA DRPs, two MX2 matrix processors, and one VPU5 media processor. To satisfy strong demands for low power consumption, RP-X is also equipped with mechanisms to reduce the power by changing operation frequency and voltage, or by gating clock. Power reduction scheme implemented in OSCAR compiler is applied to RP-X, and evaluated under the realtime constraint using eight SH-4A cores and four FE-GA cores. As the results, consumed power was reduced by about 70[%] for optical flow calculation, and about 80[%] for an AAC encoder program.

ISSN：09196072

概要：本稿ではキャッシュやパイプラインまでシミュレーションする詳細シミュレーションと命令実行のみの高速な機能シミュレーションの両方を用いたシミュレーション精度切り替えによるメニーコアシミュレータの高速化手法を提案する．本手法はメニーコアシミュレータ上で並列化プログラムを実行することを前提としており，このプログラムの一部のみを詳細シミュレーションを行うことにより高速化を図る．このとき，詳細シミュレーションを行うサンプリング部分をプログラム構造から判断し，その分量を統計的手法により決定する．本手法を SPEC95 の TOMCATV，SWIM で及びルネサステクノロジ （当時） 提供の AAC エンコーダプログラムを用いて評価したところ，64 コアを想定したシミュレーションで，TOMCATV で 3% 以下の誤差，SWIM で 6% 以下の誤差，AAC エンコーダで 5% 以下の誤差の実行サイクル数を 1/90～1/8 のサンプリング実行で得ることができた．This paper proposes an acceleration technique of many core architecture simulator which dynamically changes the simulation mode. The detailed simulation mode considering architectual details, such as cache and pipeline, is used for some essential portion of the target program while the fast functional simulation mode which only simulates instruction execution is leveraged for the rest of the program. The key feature of the proposed technique is that the essensial portion of the program which should be precisely simulated, is analyzed from the program strutre as well as the appropriate sampling size for detail simulation for that portion are determined with statistical approach. The evaluation results show that the simulation method give us the within 3% error for TOMCATV, 6% error for SWIM, 5%error for AACencorder, of execution clock cycles by 1/90 - 1/8 of samplings in the simulation of 64 cores.

ISSN：09196072

概要：本稿では種々の組み込みプロセッサ上で OSCAR (Optimally Scheduled AdvancedMultiprocessor) コンパイラが並列化した C あるいは Fortran プログラムを動作させることを可能とする OSCAR API を各マルチコア用のライブラリコールに変換する OSCAR API 標準解釈系を提案する．この OSCAR API 標準解釈系を用いることにより，OSCAR コンパイラが出力したプログラムは各コア用のライブラリコール入り C あるいは Fortran プログラムになり対象マルチコア内のシングルコア用コンパイラを用いて簡単にバイナリを生成し，各マルチコア上で DMA や電力制御機能を含めて実行することができる．この OSCAR API 標準解釈系を用いて OSCAR コンパイラにより並列化された Parallelizable C プログラムの評価を行った．その結果，逐次実行時と比較して，2 コア集積のマルチコアである IBM Power5+ を 4 基搭載した 8 コア SMPサーバである IBM p5 550Q において平均 5.61 倍，4 コア集積のマルチコアである Intel Xeon 5506 プロセッサを 2 基搭載した 8 コア SMP サーバにおいて平均 4.43 倍，SH-4A コアベースの情報家電用マルチコア RP2 の 4 コアを使用した SMP 実行モードにおいて平均 3.34 倍の性能向上が得られた．This paper proposes OSCAR(Optimally Scheduled Advanced Multiprocessor) API Standard Translator. OSCAR API has been developped as an interface between OSCAR compiler, which can parallelize C and Fortran programs, and various embedded multi cores. The OSCAR API Standard Translator translates a parallelized C or Fortran program by OSCAR compiler into a program having runtime library calls for DMA transfer, power control and so on for a target multicore. The parallel processing performance for Parallelizable C programs, which are automatically parallelized by OSCAR compiler, are evaluated on there multicore systems. The evaluation results show that, compared with sequential execution, 5.61 times speedup is achieved on a 8 cores server IBM p5 550Q with 4 dual-core Power5+ processors on average, 4.43 times speedup on a 4 cores server with 2 quad-core Intel Xeon processors on average, and 3.34 times speedup on Renesas/Hitachi/Waseda RP2 with SH-4A cores in SMP execution mode using 4 cores on average, respectively.

概要：粒子線によるがん治療は臨床レベルで実用化されており,外科的侵襲を伴わず患者への負担が少なく,また X 線放射線治療の様に皮膚からがん患部までの正常細胞に損傷を負わせることもなくその高い治癒率から注目を集めている.治療にあたっては医師が事前に計算機を使用してがん細胞にのみ照射するための照射計画のシミューレーションを行うが,標的に必要な投与線量が集中するように各種機器の設定条件を調整するには,シミュレーションを繰り返して評価することが必要であり時間が非常にかかるなどの問題点があった.本論文では,この治療計画を高速に行う重粒子線治療用線量計算エンジンの並列化手法を提案する.具体的には逐次プログラムをコンパイラで並列化しやすい Parallelizable C によって記述された計算エンジン本体を開発することにより OSCAR 自動並列化コンパイラにより自動並列化を行う.これにより一度だけの書き換えで任意の SMP サーバーで任意プロセッサ数に対応できるようにした.その結果 IBM Power 7 プロセッサを搭載した日立 SR16000 SMP サーバー上において.64CPU 使用時に約 50 倍,そして Intel Xeon X5670 プロセッサを搭載した日立 HA8000/RS220 SMP サーバー上において,12CPU 使用時に約 9 倍の性能向上を実現し,提案手法が高いスケーラビリティを実現可能であることを確認した.

概要：粒子線によるがん治療は臨床レベルで実用化されており,外科的侵襲を伴わず患者への負担が少なく,また X 線放射線治療の様に皮膚からがん患部までの正常細胞に損傷を負わせることもなくその高い治癒率から注目を集めている.治療にあたっては医師が事前に計算機を使用してがん細胞にのみ照射するための照射計画のシミューレーションを行うが,標的に必要な投与線量が集中するように各種機器の設定条件を調整するには,シミュレーションを繰り返して評価することが必要であり時間が非常にかかるなどの問題点があった.本論文では,この治療計画を高速に行う重粒子線治療用線量計算エンジンの並列化手法を提案する.具体的には逐次プログラムをコンパイラで並列化しやすい Parallelizable C によって記述された計算エンジン本体を開発することにより OSCAR 自動並列化コンパイラにより自動並列化を行う.これにより一度だけの書き換えで任意の SMP サーバーで任意プロセッサ数に対応できるようにした.その結果 IBM Power 7 プロセッサを搭載した日立 SR16000 SMP サーバー上において.64CPU 使用時に約 50 倍,そして Intel Xeon X5670 プロセッサを搭載した日立 HA8000/RS220 SMP サーバー上において,12CPU 使用時に約 9 倍の性能向上を実現し,提案手法が高いスケーラビリティを実現可能であることを確認した.

ISSN：0913-5685

概要：組込みソフトウェアの品質向上を目的として,JISX0180:2011「組込みソフトウェア向けコーディング規約の作成方法」が策定された.一方,自動並列化コンパイラによる並列性抽出を補助するためのParalleliza Cが提案されている.本稿では,組込みソフトウェア開発者の自動並列化コンパイラ活用によるマルチコア用アプリケーション開発の生産性向上を目的とし,JISX0180:2011によるParallelizable Cの定義を提案する.本コーディング規約によるプログラムを商用SMP及び情報家電用マルチコア上で評価した結果,8コアのIBM p5 550Qでは平均5.54倍,4コアのIntel Core i7 960では平均2.43倍,4コアのRenesas/Hitachi/Waseda RP2では平均2.79倍の速度向上をそれぞれ得ることができた.

ISSN：09135685

概要：組込みソフトウェアの品質向上を目的として,JISX0180:2011「組込みソフトウェア向けコーディング規約の作成方法」が策定された.一方,自動並列化コンパイラによる並列性抽出を補助するためのParalleliza Cが提案されている.本稿では,組込みソフトウェア開発者の自動並列化コンパイラ活用によるマルチコア用アプリケーション開発の生産性向上を目的とし,JISX0180:2011によるParallelizable Cの定義を提案する.本コーディング規約によるプログラムを商用SMP及び情報家電用マルチコア上で評価した結果,8コアのIBM p5 550Qでは平均5.54倍,4コアのIntel Core i7 960では平均2.43倍,4コアのRenesas/Hitachi/Waseda RP2では平均2.79倍の速度向上をそれぞれ得ることができた.

概要：1 チップ内に搭載されるコア数の増加に伴い，アプリケーションからより多くの並列性を抽出し，低オーバーヘッドで利用することがこれらのコアを有効利用するために重要となっている．OSCAR コンパイラによる自動並列化ではより多くの並列性を利用するため，ループやサブルーチン内部の粗粒度並列性を解析し，階層的にタスク定義を行う．この階層的に定義されたタスクをコアを階層的にグルーピングし，コアグループに対して割り当てることにより並列処理を実現する．この階層的なグループ間で独立かつ低コストでバリア同期を実現できるハードウェアが提案され，SH4A プロセッサ 8 コア搭載の情報家電用マルチコア RP2 に実装されている．本稿では，OSCAR API 標準解釈系の階層グループバリア同期 API を RP2 のハードウェアバリア同期機構に対応し評価を行った結果について述べる．8 コアを使用した SPEC CPU 2000 の ART による評価ではソフトウェアでのバリア同期に対し 1.16 倍の性能向上が得られた．

概要：近年,スマートフォン,タブレットといったスマートデバイスはより高いパフォーマンスの要求を満たすためにシングルコアプロセッサからマルチコアプロセッサに移行している.しかしながら,スマートデバイスはより高頻度で利用されるに伴って,電力消費量は増加している.スマートデバイスの消費電力の問題は,スマートデバイスの利用者と生産にかかわる産業界が直面する最も重要な難題の 1 つである.本稿では,ODROID-X2 と呼ばれる開発ボードを用いて,疑似クロックゲーティング手法と GPIO を利用した正確な電力測定環境を用意し,Android プラットフォーム上での OSCAR 自動並列化並列化コンパイラによる電力制御の有用性の調査を行った.また,新しい疑似クロックゲーティング手法として WFI を用いて演算命令の中断とクロックの停止を 500[us] 間隔で実現可能にした.さらに,プロセッサ内のの GPIO の動作の制御を可能にし,プログラム中から GPIO の制御 API を呼び出すことで,電力波形図に GPIO 制御 API の呼び出し箇所が明示できるようにした.これにより GPIO 制御の状態からプログラムと電力波形の対応関係が明確化された正確な電力測定環境を実現した.リアルタイム制約のもと,MPEG2 デコーダと Optical Flow を用いて評価を行ったところ,MPEG2 デコーダでは 1PE で 0.97[W] から 0.63[W] に,2PE で 1.88[w] から 0.46[W] に,3PE で 2.79[W] から 0.37[W] へ電力削減が確認できた.また,Optical Flow を用いて評価を行ったところ,1PE で 0.95[W] から 0.72[W] に,2PE で 1.50[w] から 0.36[W] に,3PE で 2.23[W] から 0.30[W] へ電力削減が確認できた.

概要：企業や政府機関を標的としたサイバー攻撃が年々高度で大規模なものになっている.これらサイバー攻撃の有効策のひとつとして不正侵入検知システムが挙げられる.不正侵入検知システムはネットワークを監視し,IP パケットをフィルタリングすることで不審なアクセスをリアルタイムで検知する.一方で,膨大なパケットを処理するための処理性能が求められる.そこで本研究では,シグネチャ型の不正侵入検知システムにおいてシグネチャを分割し,マルチコアへの割当によるレイテンシ削減手法を提案する.本手法は,並列処理によってパケットあたりの検知処理時間の短縮が可能である.レイテンシ削減手法をオープンソースの不正侵入検知システムであるSuricataにおいて適用し,DARPA Intrusion Detection Evaluation Data Setなどのデータセットを入力とした際の検知処理性能を評価した.その結果,2 コア上でシグネチャを分割しない場合と比較して DARPA Intrusion Detection Evaluation Data Set において 4 コア上で最大 3.22 倍の検知処理時間の短縮を得ることができた.

概要：高速フーリエ変換 (FFT) は,ディジタル信号処理や画像圧縮など様々な分野で使用される非常に応用性の高い計算アルゴリズムである.その中でも,LTE 等のベースバンド処理で用いられる小ポイントの FFT プログラムは,データ転送や制御のオーバーヘッドを伴う専用ハードウェアを使用しにくく,マルチコア上での並列化の要求が高まっている.本稿では,そのような小ポイントの FFT プログラムに対しコンパイラによる自動並列化及び,false sharing 回避を目的としたキャッシュ最適化を適用し,データキャッシュを持つ種々の共有メモリ型マルチコアアーキテクチャに向けて低オーバーヘッドな並列化コードを生成する自動並列化手法を提案する.提案手法を OSCAR 自動並列化コンパイラに実装し,32 ポイントから 256 ポイントまでの小ポイントFFTを並列化し,8 つの SH4A コアを集積した情報家電用マルチコアプロセッサ RP2 上で性能評価を行ったところ,256 ポイントの FFT プログラムで,逐次プログラムに対し 2 コア並列化で 1.97 倍,4 コア並列化で 3.9 倍というスケーラブルな速度向上を得ることが出来た.また,FFT と同様にバタフライ演算を行う高速アダマール変換のプログラムにも同手法を適用し評価を行い,256 ポイントのプログラムで 2 コア並列化で 1.91 倍,4 コア並列化で 3.32 倍という高い速度向上が得られ,提案手法の有用性が確認された.

ISSN：0913-5685

概要：より安全,快適,省エネな自動車の要求が高まっており,自動車制御系の計算負荷か増大しているこれに伴い,制御用プロセッサコアに高い性能が求められるが,動作周波数の向上によるプロセッサコアの高性能化が困難となっており,マルチコアへの移行が求められているしかし,エンシン制御におけるマルチコア利用においては手動によるプログラムの並列化が困難て,処理性能,並列化に伴うコスト,期間等が問題となっている本稿ては,これらの問題を解決し,従来シンクルコアのみて動作していた自動車エンジン制御ソフトウェアをマルチコア上て並列化する手法を提案する.具体的には,自動車エンジン制御Cプロクラムに対し,より多くの並列性を抽出するため,関数のインライン展開および条件分岐の複製等,逐次プロクラムのリストラクチャリンクを行った後, OSCAR自動並列化コンパイラにより自動並列化を行う.その結果,従来タスクの粒度が細かく,手動ての並列化が困難てあった自動車エンシン制御ソフトウェアを,組込用マルチコアRP-X上て2コアを用いて並列実行したところ, 1コアに対して171倍の速度向上を得ることに成功し,自動車エンシン制御ソフトウェアのマルチコア上ての並列処理か有効てあることを確認した

ISSN：0913-5685

概要：本稿ては,プログラムのループに着目した統計的サンプリングによるメニーコアアーキテクチャノミュレーノョンの高速化手法の,自動クラスタリングによるサンプリング位置特定手法を提案する筆者等による従来の提案手法ては,着目するループからサンプリングするイタレーンヨン数を統計的手法によって算出するさらに,イタレーノョンことの実行サイクル数か大きく変化するようなアプリケーンヨンては,クラスタリングによってプロファイル結果をサンプルサイスか小さくなるように分類することて,低サンプル数て高精度なシミュレーンヨン結果推定を行うことかできる しかしなから,クラスタ数の決定は手動て行う必要かあった 本稿ではクラスタリング手法としてx-means法を用いることて,クラスタ数の決定を自動て行う手法を提案する 本手法の予備評価として逐次実行コストの推定を行った結果,最もイタレーンヨン実行コストの変動か激しいMPEG-2エンコーダの入力動画SIFI6の場合において, x-measnsては450イタレーション中の14イタレーションをサンプリングすることて192%の誤差か得られることを確認てき,高精度かつ低サンプリング数となるクラスタ数の決定を自動的に得られることか確認てきた

ISSN：0913-5685

概要：本稿ては,コンパイラと協調してノミュレーンヨン精度を相互に切り替えることかてきるマルチコアアーキテクチャシミュレータによってンミュレーノョン速度を高速化する枠組みを提案する 本提案ては,コンパイラを介して,対象プログラムにおける詳細ノミュレーノョンを行うサンプリンク量の決定や,並列化プロクラムに対する精度切り換えコートの自動生成を行う 本手法をSPEC CPU 2000のEQUAKEに適用したところ,誤差16パーセント以内て50倍〜500倍の高速化か可能てあることを示した

ISSN：09135693

概要：マルチコアプロセッサは,スマートフォン,パーソナルコンピュータ,自動車からクラウドサーバ,スーパコンピュータに至るまで,各種のIT機器で利用されている.これは,マルチコアでは半導体集積度の向上とともに性能向上を可能にしつつ消費電力を抑えることができるためで,環境に優しい低消費電力コンピューティング,すなわちグリーンコンピューティングの実現のための最有力技術として採用されている.本稿では,この低消費電力マルチコアにおけるコンパイラを中心としたソフトウェアとハードウェアの協調及び各種組込み応用について紹介する.

概要：ソフトウェアの適切な並列化により，マルチコアを搭載したコンピュータシステム上でアプリケーションを高速に動作させることが可能である．並列化されたソフトウェアの挙動や性能を調査する手法として，ソースコードの解読や実行ダンプファイルの収集，プロファイラの利用，デバッガの利用といった方法が挙げられる．しかしこれらの手法ではどのようなタイミングにおいてコンテクストスイッチが発生したのか，システムで発生する事象に対してソフトウェアがどのような影響を受けているかといった情報を得ることは困難である．そこで，本稿では並列化されたプログラムが実際に並列実行される様子をソフトウェアからトレースに任意のアノテーションを挿入可能とする拡張を施した Linux ftrace を用いて解析する手法を提案する．提案手法を用いて，Intel Xeon X7560，ARMv7 の各々のプラットフォームにおいて equake，art，mpeg2enc というベンチマークのトレースを行い，これらのプログラムが実行時に OS からどのような影響を受けているか観測できることが確認できた．また，1 回のアノテーションの挿入を Intel Xeon で 1.07[us]，ARMで4.44[us] で可能であることが確認できた．

ISSN：03875806

概要：近年の自動車では安全性・快適性・環境適合性が求められ,これらを実現するために自動車制御系のソフトウェアが年々より高度化している.制御の高度化と同時に,これらを実現するソフトウェアをリアルタイムで動作させるために,プロセッサの高速化が必要である.しかし,シングルコアの動作周波数の向上が困難であることから,1コアによる処理性能向上が限界となり,今後の自動車制御系でマルチコアへの移行が進んでいくと考えられる.また,自動車制御系において開発期間の短縮および信頼性の向上のためにMATLAB/Simulinkによるモデルベース設計が普及している.しかし,現時点でこのようなモデルベース設計で自動的にコード生成されるソースコードはマルチコア上で自動的に並列処理できるまでには至っていない.そこで,本論文ではMATLAB/Simulinkによって設計された制御モデルからEmbedded Coderにより自動生成されたエンジン制御Cコードをマルチコア上で動作するための並列化手法を提案する.提案手法を用いて,従来手動ではタスク粒度が細かく並列化が困難であった条件分岐と算術代入文からなるエンジン制御CコードをOSCAR自動並列化コンパイラにて自動並列化した.RP2やV850E2R等の組み込みマルチコア上で実行したところ,2コアで最大1.91倍,4コアで最大3.76倍の性能向上が得られた.

概要：スマートフォンの普及と移動通信の高速化に伴い，モバイル端末における動画再生の頻度が増加している．H.264/AVC は高い圧縮率を実現することからワンセグ放送や YouTube など現在のメディア処理に広く利用されている動画像圧縮符号標準であるが，モバイル端末では動画再生時の膨大な演算に対する消費電力の増大がバッテリー持続時間の低下を招き，問題となっている．この問題に対して，現在では専用ハードウェアが用いられているが，モバイル端末に求められる多様なコーデックやアップデートへの柔軟な対応を考慮すると，今後ソフトウェアによる解決手法が有用であると考えられる．本研究では H.264/AVC デコーダのプログラムのうち最も負荷が大きいフレーム間予測及び，デブロッキングフィルタの処理に対して並列化を行った上で電力制御を適用し，ソフトウェアによる消費電力削減の有用性を検証した．OSCAR 自動並列化コンパイラを用いて LoopSkewing のアクセス順序からマクロブロックレベルでの並列性を抽出し，リアルタイム制約の保証内での DVFS 及び WFI を用いた擬似クロックゲーティングを適用した．Android 端末の開発ボードである ODROID-X2 の上で電力値の評価を行ったところ，1PE で 1.07[W] から 0.79[W] に，2PE で 1.69[W] から 0.57[W] に，3PE で 2.45[W] から 0.51[W] に消費電力を削減したことが確認された．

概要：主記憶共有型マルチコアプロセッサにおいて，一般にキャッシュコヒーレンシ制御はハードウェアにより実現されている．今後のプロセッサコア数の増加に伴いキャッシュコヒーレンシハードウェアの回路規模は大きくなり，チップへの実装が困難になること，電力消費が大きくなること，設計期間及び開発費用が増大することが懸念されている．本稿ではこのハードウェアコヒーレンシ制御の問題を解決するために，ハードウェアコヒーレンシ制御機構を持たない主記憶共有型ノンコヒーレントキャッシュマルチコアに対して，並列化コンパイラがソフトウェアに対し自動的にコヒーレンシ制御を行う手法を提案する．本手法を実装した OSCAR 自動並列化コンパイラと，4 コアのクラスタを 2 つ持ちクラスタ間ではハードウェアコヒーレンシを持たない情報家電用マルチコア RP2 を用い性能評価を行った．9 つの科学技術計算アプリケーションを対象として評価を行ったところ，4 コアのハードウェアコヒーレンシ制御使用時の性能は平均で 1 コア性能の 2.80 倍であったのに対し，ハードウェアコヒーレンシを使用せず本手法を適用した 4 コア実行時の性能は平均で 1 コア性能の 2.61 倍となりほぼ同等の速度向上が得られ，さらに 8 コアハードウェアコヒーレンシ制御無効時には平均で 1 コア性能の 3.66 倍とスケールアップすることが確認できた．

概要：主記憶共有型マルチコアプロセッサにおいて，一般にキャッシュコヒーレンシ制御はハードウェアにより実現されている．今後のプロセッサコア数の増加に伴いキャッシュコヒーレンシハードウェアの回路規模は大きくなり，チップへの実装が困難になること，電力消費が大きくなること，設計期間及び開発費用が増大することが懸念されている．本稿ではこのハードウェアコヒーレンシ制御の問題を解決するために，ハードウェアコヒーレンシ制御機構を持たない主記憶共有型ノンコヒーレントキャッシュマルチコアに対して，並列化コンパイラがソフトウェアに対し自動的にコヒーレンシ制御を行う手法を提案する．本手法を実装した OSCAR 自動並列化コンパイラと，4 コアのクラスタを 2 つ持ちクラスタ間ではハードウェアコヒーレンシを持たない情報家電用マルチコア RP2 を用い性能評価を行った．9 つの科学技術計算アプリケーションを対象として評価を行ったところ，4 コアのハードウェアコヒーレンシ制御使用時の性能は平均で 1 コア性能の 2.80 倍であったのに対し，ハードウェアコヒーレンシを使用せず本手法を適用した 4 コア実行時の性能は平均で 1 コア性能の 2.61 倍となりほぼ同等の速度向上が得られ，さらに 8 コアハードウェアコヒーレンシ制御無効時には平均で 1 コア性能の 3.66 倍とスケールアップすることが確認できた．

ISSN：0913-5685

概要：本稿では,並列化コンパイラと協調しマルチコアアーキテクチャシミュレーションを高速化する手法を提案する.本手法では,まず実機での逐次実行のプロファイルを取得し,そのプロファイル結果をx-means法でクラスタリングすることにより,評価対象アーキテクチャの詳細シミュレーションを行う箇所を特定する.さらに,クラスタリングの情報と評価対象マルチコアで実行するアプリケーションから,並列化コンパイラは精度切り替えコードを含む並列化コードを生成する.評価の結果,16コアのシミュレーションをSPECベンチマークのequakeにおいて誤差0.04%で437倍,MediaBenchのMPEG2エンコーダにおいて誤差0.04%で28倍の速度向上をそれぞれ得ることが出来た.

ISSN：0913-5685

概要：本稿では,並列化コンパイラと協調しマルチコアアーキテクチャシミュレーションを高速化する手法を提案する.本手法では,まず実機での逐次実行のプロファイルを取得し,そのプロファイル結果をx-means法でクラスタリングすることにより,評価対象アーキテクチャの詳細シミュレーションを行う箇所を特定する.さらに,クラスタリングの情報と評価対象マルチコアで実行するアプリケーションから,並列化コンパイラは精度切り替えコードを含む並列化コードを生成する.評価の結果,16コアのシミュレーションをSPECベンチマークのequakeにおいて誤差0.04%で437倍,MediaBenchのMPEG2エンコーダにおいて誤差0.04%で28倍の速度向上をそれぞれ得ることが出来た.

ISSN：0913-5685

概要：企業や政府機関を標的としたサイバー攻撃が年々高度で大規模なものになっている.これらサイバー攻撃の有効策のひとつとして不正侵入検知システムが挙げられる.不正侵入検知システムはネットワークを監視し,IPパケットをフィルタリングすることで不審なアクセスをリアルタイムで検知する.一方で,膨大なパケットを処理するための処理性能が求められる.そこで本研究では,シグネチャ型の不正侵入検知システムにおいてシグネチャを分割し,マルチコアヘの割当によるレイテンシ削減手法を提案する.本手法は,並列処理によってパケットあたりの検知処理時間の短縮が可能である.レイテンシ削減手法をオープンソースの不正侵入検知システムであるSuricataにおいて適用し,DARPA Intrusion Detection Evaluation Data Setなどのデータセットを入力とした際の検知処理性能を評価した.その結果,2コア上でシグネチャを分割しない場合と比較してDARPA Intrusion Detection Evaluation Data Setにおいて4コア上で最大3.22倍の検知処理時間の短縮を得ることができた.

ISSN：0913-5685

概要：高速フーリエ変換(FFT)は,ディジタル信号処理や画像圧縮など様々な分野で使用される非常に応用性の高い計算アルゴリズムである.その中でも,LTE等のベースバンド処理で用いられる小ポイントのFFTプログラムは,データ転送や制御のオーバーヘッドを伴う専用ハードウェアを使用しにくく,マルチコア上での並列化の要求が高まっている.本稿では,そのような小ポイントのFFTプログラムに対しコンパイラによる自動並列化及び,false sharing回避を目的としたキャッシュ最適化を適用し,データキャッシュを持つ種々の共有メモリ型マルチコアアーキテクチャに向けて低オーバーヘッドな並列化コー.ドを生成する自動並列化手法を提案する.提案手法をOSCAR自動並列化コンパイラに実装し,32ポイントから256ポイントまでの小ポイントFFTを並列化し,8つのSH4Aコアを集積した情報家電用マルチコアプロセッサRP2上で性能評価を行ったところ,256ポイントのFFTプログラムで,逐次プログラムに対し2コア並列化で1.97倍,4コア並列化で3.9倍というスケーラブルな速度向上を得ることが出来た.また,FFTと同様にバタフライ演算を行う高速アダマール変換のプログラムにも同手法を適用し評価を行い,256ポイントのプログラムで2コア並列化で1.91倍,4コア並列化で3.32倍という高い速度向上が得られ,提案手法の有用性が確認された.

ISSN：09196072

概要：スマートフォンやノートパソコンといったモバイル端末からデータセンタで利用されるサーバーマシンまで,あらゆる計算機において消費電力の削減が最重要課題となっている.これは,消費電力の削減によりモバイル機器においてはバッテリー持続時間の延長により利便性が大幅に向上し,またサーバーマシンにおいては膨大な電力コストや空調コストの削減が実現できるからである.これらの計算機は高性能かつ低消費電力を実現するためにマルチコアプロセッサを搭載したものが主流となっている.しかしながらマルチコアの資源を有効活用してこれらを実現するためには,プログラムの並列化が不可欠であり手動で行うには膨大な工数を必要とする.本稿では,医用・防犯・個人認証・車載などで広く利用されているリアルタイム物体認識処理に対して,OSCAR 自動並列化コンパイラによる DVFS 及び clock gating による電力制御を適用し,現在幅広く利用されている Intel Haswell Core i7-4770K マルチコア上で評価した.Intel Haswell マルチコア上で,Web カメラからの画像の入力・人の顔の認識処理・画面描画というリアルタイムなシステム全域における消費電力の削減を行ったところ,1PE 逐次実行では電力制御なしの場合の 31.06[W] から電力制御ありの場合では 28.74[W] に,3PE で並列化実行した場合では電力制御なし場合のの 41.73[W] から電力制御の場合では 17.78[W] に消費電力を削減したことが確認され,物体認識処理におけるマルチコア用のコンパイラ自動電力制御の有用性が確認できた.

ISSN：09196072

概要：本稿では,マルチコアを搭載したスマートフォン端末において,コンパイラにより自動並列化及び低消費電力化された複数のアプリケーションを実行する際に,全体の実行時間の短縮あるいは各アプリケーション毎に設定されたデッドラインを守りつつ電力削減を達成するダイナミックスケジューリング方式について提案する.本スケジューリング手法では,コンパイル時に指定した各アプリケーションの並列実行時の利用コア数に応じた実行時間や消費電力,及びデッドラインを用いて,3種類の方式に基づくスケジューリングを行う.ARM 4 コアの端末上で動画コーデックアプリケーションを対象に評価を行い,FIFO 方式と比べ速度向上率で 18.5%,電力削減率で -28.8%の結果が得られた.

ISSN：09196072

概要：本稿では,マルチコアプロセッサを用いて動画像デコーディング処理の高速化を実現する手法として 2 種類の並列化手法について性能評価を行った.1 つ目の並列化手法は並列化対象ループにループスキューイング/ループインターチェンジを適用する手法,2 つ目の並列化手法は wave-front 手法を適用する手法であり,どちらの場合もマクロブロック間の依存関係を満たしつつこれらの間の並列性を利用することで並列処理が可能となる.評価に用いる動画像コーデックは,MPEG2 と比較して約 2 倍の符号化効率を持ちワンセグ放送等に用いられている H.264/AVC と,H.264/AVC と同等の品質を持ち Youtube 等でも採用されている動画規格である WebM のビデオコーデック VP8 である.これらの規格により動画像デコーディングを行うプログラムに対して,上記 2 つの並列化手法をそれぞれ適用した.Snapdragon APQ8064 Krait 4 コアを搭載した Nexus7 上で評価を行った結果,ループスキューイング/ループインターチェンジ手法で並列化した場合,並列化箇所のみで逐次実行に比べ 3 コアで 1.33 倍速度向上し,その一方で wave-front 手法では 3 コアで 2.86 倍の速度向上が得られた.同様に Intel(R) Xeon(R) CPU X5670 プロセッサを搭載したマシンで評価を行った結果,ループスキューイング/ループインターチェンジ手法で並列化した場合,並列化箇所のみで逐次実行に比べ 6 コアで 1.82 倍速度向上し,一方で wave-front 手法では 6 コアで 4.61 倍の速度向上が得られた.

ISSN：09196072

概要：スマートフォンやノートパソコンといったモバイル端末からデータセンタで利用されるサーバーマシンまで,あらゆる計算機において消費電力の削減が最重要課題となっている.これは,消費電力の削減によりモバイル機器においてはバッテリー持続時間の延長により利便性が大幅に向上し,またサーバーマシンにおいては膨大な電力コストや空調コストの削減が実現できるからである.これらの計算機は高性能かつ低消費電力を実現するためにマルチコアプロセッサを搭載したものが主流となっている.しかしながらマルチコアの資源を有効活用してこれらを実現するためには,プログラムの並列化が不可欠であり手動で行うには膨大な工数を必要とする.本稿では,医用・防犯・個人認証・車載などで広く利用されているリアルタイム物体認識処理に対して,OSCAR 自動並列化コンパイラによる DVFS 及び clock gating による電力制御を適用し,現在幅広く利用されている Intel Haswell Core i7-4770K マルチコア上で評価した.Intel Haswell マルチコア上で,Web カメラからの画像の入力・人の顔の認識処理・画面描画というリアルタイムなシステム全域における消費電力の削減を行ったところ,1PE 逐次実行では電力制御なしの場合の 31.06[W] から電力制御ありの場合では 28.74[W] に,3PE で並列化実行した場合では電力制御なし場合のの 41.73[W] から電力制御の場合では 17.78[W] に消費電力を削減したことが確認され,物体認識処理におけるマルチコア用のコンパイラ自動電力制御の有用性が確認できた.

ISSN：09196072

概要：本稿では,マルチコアを搭載したスマートフォン端末において,コンパイラにより自動並列化及び低消費電力化された複数のアプリケーションを実行する際に,全体の実行時間の短縮あるいは各アプリケーション毎に設定されたデッドラインを守りつつ電力削減を達成するダイナミックスケジューリング方式について提案する.本スケジューリング手法では,コンパイル時に指定した各アプリケーションの並列実行時の利用コア数に応じた実行時間や消費電力,及びデッドラインを用いて,3種類の方式に基づくスケジューリングを行う.ARM 4 コアの端末上で動画コーデックアプリケーションを対象に評価を行い,FIFO 方式と比べ速度向上率で 18.5%,電力削減率で -28.8%の結果が得られた.

ISSN：09196072

概要：本稿では,マルチコアプロセッサを用いて動画像デコーディング処理の高速化を実現する手法として 2 種類の並列化手法について性能評価を行った.1 つ目の並列化手法は並列化対象ループにループスキューイング/ループインターチェンジを適用する手法,2 つ目の並列化手法は wave-front 手法を適用する手法であり,どちらの場合もマクロブロック間の依存関係を満たしつつこれらの間の並列性を利用することで並列処理が可能となる.評価に用いる動画像コーデックは,MPEG2 と比較して約 2 倍の符号化効率を持ちワンセグ放送等に用いられている H.264/AVC と,H.264/AVC と同等の品質を持ち Youtube 等でも採用されている動画規格である WebM のビデオコーデック VP8 である.これらの規格により動画像デコーディングを行うプログラムに対して,上記 2 つの並列化手法をそれぞれ適用した.Snapdragon APQ8064 Krait 4 コアを搭載した Nexus7 上で評価を行った結果,ループスキューイング/ループインターチェンジ手法で並列化した場合,並列化箇所のみで逐次実行に比べ 3 コアで 1.33 倍速度向上し,その一方で wave-front 手法では 3 コアで 2.86 倍の速度向上が得られた.同様に Intel(R) Xeon(R) CPU X5670 プロセッサを搭載したマシンで評価を行った結果,ループスキューイング/ループインターチェンジ手法で並列化した場合,並列化箇所のみで逐次実行に比べ 6 コアで 1.82 倍速度向上し,一方で wave-front 手法では 6 コアで 4.61 倍の速度向上が得られた.

ISSN：1882-6652

概要：The emergence of multi-core processors in smart devices promises higher performance and low power consumption. The parallelization of applications enables us to improve their performance. However, simultaneously utilizing many cores would drastically drain the device battery life. This paper shows a demonstration system of real-time video processing combined with power reduction controlled by the OSCAR automatic parallelization compiler on ODROID-X2, an open Android development platform based on Samsung Exynos4412 Prime with 4 ARM Cortext-A9 cores. In this paper, we exploited the DVFS framework, core partitioning, and profiling technique and OSCAR parallelization - power control algorithm to reduce the total consumption in a real-time video application. The demonstration results show that it can cut power consumption by 42.8% for MPEG-2 Decoder application and 59.8% for Optical Flow application by using 3 cores in both applications.

ISSN：03029743

概要：© Springer International Publishing Switzerland 2016.This paper proposes coarse grain task parallelization for a earthquake simulation program using Finite Difference Method to solve the wave equations in 3-D heterogeneous structure or the Ground Motion Simulator (GMS) on various cc-NUMA servers using IBM, Intel and Fujitsu multicore processors. The GMS has been developed by the National Research Institute for Earth Science and Disaster Prevention (NIED) in Japan. Earthquake wave propagation simulations are important numerical applications to save lives through damage predictions of residential areas by earthquakes. Parallel processing with strong scaling has been required to precisely calculate the simulations quickly. The proposed method uses the OSCAR compiler for exploiting coarse grain task parallelism efficiently to get scalable speed-ups with strong scaling. The OSCAR compiler can analyze data dependence and control dependence among coarse grain tasks, such as subroutines, loops and basic blocks. Moreover, locality optimizations considering the boundary calculations of FDM and a new static scheduler that enables more efficient task schedulings on cc-NUMA servers are presented. The performance evaluation shows 110 times speed-up using 128 cores against the sequential execution on a POWER7 based 128 cores cc-NUMA server Hitachi SR16000 VM1, 37.2 times speed-up using 64 cores against the sequential execution on a Xeon E7-8830 based 64 cores cc-NUMA server BS2000, 19.8 times speed-up using 32 cores against the sequential execution on a Xeon X7560 based 32 cores cc-NUMA server HA8000/RS440, 99.3 times speed-up using 128 cores against the sequential execution on a SPARC64 VII based 256 cores cc-NUMA server Fujitsu M9000, 9.42 times speed-up using 12 cores against the sequential execution on a POWER8 based 12 cores cc-NUMA server Power System S812L.

ISSN：03029743

概要：© Springer International Publishing Switzerland 2016.Model-based design is a very popular software development method for developing a wide variety of embedded applications such as automotive systems, aircraft systems, and medical systems. Model-based design tools like MATLAB/Simulink typically allow engineers to graphically build models consisting of connected blocks for the purpose of reducing development time. These tools also support automatic C code generation from models with a special tool such as Embedded Coder to map models onto various kinds of embedded CPUs. Since embedded systems require real-time processing, the use of multi-core CPUs poses more opportunities for accelerating program execution to satisfy the real-time constraints. While prior approaches exploit parallelism among blocks by inspecting MATLAB/Simulink models, this may lose an opportunity for fully exploiting parallelism of the whole program because models potentially have parallelism within a block. To unlock this limitation, this paper presents an automatic parallelization technique for auto-generated C code developed by MATLAB/Simulink with Embedded Coder. Specifically, this work (1) exploits multi-level parallelism including inter-block and intra-block parallelism by analyzing the auto-generated C code, and (2) performs static scheduling to reduce dynamic overheads as much as possible. Also, this paper proposes an automatic profiling framework for the auto-generated code for enhancing static scheduling, which leads to improving the performance of MATLAB/Simulink applications. Performance evaluation shows 4.21 times speedup with six processor cores on Intel Xeon X5670 and 3.38 times speedup with four processor cores on ARM Cortex-A15 compared with uniprocessor execution for a road tracking application.

概要：© 2015 ACM.Investigation of the runtime behavior is one of the most important processes for performance tuning on a computer system. Profiling tools have been widely used to detect hot-spots in a program. In addition to them, tracing tools produce valuable information especially from parallelized programs, such as thread scheduling, barrier synchronizations, context switching, thread migration, and jitter by interrupts. Users can optimize a runtime system and hardware configuration in addition to a program itself by utilizing the attained information. However, existing tools provide information per process or per function. Finer information like task-or loop-granularity should be required to understand the program behavior more precisely. This paper has proposed a tracing tool, Annotatable Systrace, to investigate runtime execution behavior of a parallelized program based on an extended Linux ftrace. The Annotatable Systrace can add arbitrary annotations in a trace of a target program. The proposed tool exploits traces from 183.equake, 179.art, and mpeg2enc on Intel Xeon X7560 and ARMv7 as an evaluation. The evaluation shows that the tool enables us to observe load imbalance along with the program execution. It can also generate a trace with the inserted annotations even on a 32-core machine. The overhead of one annotation on Intel Xeon is 1.07 us and the one on ARMv7 is 4.44 us, respectively.

ISSN：03875806

概要：© 2016 Information Processing Society of Japan.The emergence of multi-core processors in smart devices promises higher performance and low power consumption. The parallelization of applications enables us to improve their performance. However, simultaneously utilizing many cores would drastically drain the device battery life. This paper shows a demonstration system of realtime video processing combined with power reduction controlled by the OSCAR automatic parallelization compiler on ODROID-X2, an open Android development platform based on Samsung Exynos4412 Prime with 4 ARM Cortext- A9 cores. In this paper, we exploited the DVFS framework, core partitioning, and profiling technique and OSCAR parallelization - power control algorithm to reduce the total consumption in a real-time video application. The demonstration results show that it can cut power consumption by 42.8% for MPEG-2 Decoder application and 59.8% for Optical Flow application by using 3 cores in both applications.

概要：© 2016 ACM.Parallelizing compilers employing powerful compiler optimizations are essential tools to fully exploit performance from today's computer systems. These optimizations are supported by both highly sophisticated program analysis techniques and aggressive program restructuring techniques. However, the compilation time for such powerful compilers becomes larger and larger for real commercial application due to these strong program analysis techniques. In this paper, we propose a compilation time reduction technique for parallelizing compilers. The basic idea of the proposed technique is based on an observation that parallelizing compilers apply multiple program analysis passes and restructuring passes to a source program but all program analysis passes do not have to be applied to the whole source program. Thus, there is an opportunity for compilation time reduction by removing redundant program analysis. We describe the removing redundant program analysis techniques considering the inter-procedural propagation of analysis update information in this paper. We implement the proposed technique into OSCAR automatically multigrain parallelizing compiler. We then evaluate the proposed technique by using three proprietary large scale programs. The proposed technique can remove 37.7% of program analysis time on average for basic analysis includes def-use analysis and dependence calculation, and 51.7% for pointer analysis, respectively.

概要：© 2016 ACM.One of the applications as a source of big data, there is a sensor network for the environmental monitoring that is designed to detect the deterioration of the infrastructure, erosion control and so on. The specific targets are bridges, buildings, slopes and embankments due to the natural disasters or aging. Basic requirement of this monitoring system is to collect data over a long period of time from a large number of nodes that installed in a wide area. However, in order to apply a wireless sensor network (WSN), using wireless communication and energy harvesting, there are not many cases in the actual monitoring system design. Because of the system must satisfy various conditions measurement location and time specified by the civil engineering communication quality and topology obtained from the network technology the electrical engineering to solve the balance of weather environment and power consumption that depends on the above-mentioned conditions. We propose the whole WSN design methodology especially for the electrical architecture that is affected by the network behavior and the environmental disturbance. It is characterized by determining recursively mutual trade-off of a wireless simulation and a power architecture simulation of the node devices. Furthermore, the system allows the redundancy of the design. In addition, we deployed the actual slope monitoring WSN that is designed by the proposed method to the snow-covered area. A conventional similar monitoring WSN, with 7 Ah Li-battery, it worked only 129 days in a mild climate area. On the other hand, our proposed system, deployed in the heavy snow area has been working more than 6 months (still working) with 3.2 Ah batteries. Finally, it made a contribution to the civil engineering succeeded in the real time observation of the groundwater level displacement at the time of melting snow in the spring season.

概要：© 2016 IEEE.Architecture simulators play an important role in exploring frontiers in the early stages of the architecture design. However, the execution time of simulators increases with an increase the number of cores. The sampling simulation technique that was originally proposed to simulate single-core processors is a promising approach to reduce simulation time. Two main hurdles for multi/many-core are preparing sampling points and thread skewing at functional simulation time. This paper proposes a very simple and low-error sampling-based acceleration technique for multi/many-core simulators. For a parallelized application, an iteration of a large loop including a parallelizable program part, is defined as a sampling unit. We apply X-means method to a profile result of the collection of iterations derived from a real machine to form clusters of those iterations. Multiple iterations are exploited as sampling points from these clusters. We execute the simulation along the sampling points and calculate the number of total execution cycles. Results from a 16-core simulation show that our proposed simulation technique gives us a maximum of 443x speedup with a 0.52% error and 218x speedup with 1.50% error on an average.

概要：© 2016 IEEE.Network intrusion detection system (NIDS) is becoming an important element even in embedded systems as well as in data centers since embedded computers have been increasingly exposed to the Internet. The demand for power budget of these embedded systems is a critical issue in addition to that for performance. In this paper, we propose a technique to minimize power consumption in the NIDS called by 2-step power scheduling with the adaptive control interval. In addition, we also propose a CPU-core controlling algorithm so that our scheduling technique can preserve the performance for other applications and NIDS assuming the cases of multiplexing NIDS and them simultaneously on the same device such as a home server or a mobile platform. We implement our 2-step algorithm into Suricata, which is a popular NIDS, as well as a 1-step algorithm and a simple fixed interval algorithm for evaluations. Experimental results show that our 2-step scheduling with both the adaptive and the fixed 30-millisecond interval achieve 75% power saving comparing with the Ondemand governor and 87% comparing with the Performance governor in Linux, respectively, without affecting their performance capability on four ARM Cortex-A15 cores at the network traffic of 1,000 packets/seconds. In contrast, when the network traffic reaches to 17,000 packets/seconds, our 2-step scheduling and the Ondemand as well as the Performance governor can maintain the packet processing capacity while the fixed 30-milliseconds interval processes only 50% packets with two and three cores, and about 80% packets on four cores.

ISSN：03029743

概要：© Springer International Publishing AG 2017.Embedded multicore processors for hard real-time applications like automobile engine control require the usage of local memory on each processor core to precisely meet the real-time deadline constraints, since cache memory cannot satisfy the deadline requirements due to cache misses. To utilize local memory, programmers or compilers need to explicitly manage data movement and data replacement for local memory considering the limited size. However, such management is extremely difficult and time consuming for programmers. This paper proposes an automatic local memory management method by compilers through (i) multi-dimensional data decomposition techniques to fit working sets onto limited size local memory (ii) suitable block management structures, called Adjustable Blocks, to create application specific fixed size data transfer blocks (iii) multi-dimensional templates to preserve the original multi-dimensional representations of the decomposed multi-dimensional data that are mapped onto one-dimensional Adjustable Blocks (iv) block replacement policies from liveness analysis of the decomposed data, and (v) code size reduction schemes to generate shorter codes. The proposed local memory management method is implemented on the OSCAR multigrain and multi-platform compiler and evaluated on the Renesas RP2 8 core embedded homogeneous multicore processor equipped with local and shared memory. Evaluations on 5 programs including multimedia and scientific applications show promising results. For instance, speedups on 8 cores compared to single core execution using off-chip shared memory on an AAC encoder program, a MPEG2 encoder program, Tomcatv, and Swim are improved from 7.14 to 20.12, 1.97 to 7.59, 5.73 to 7.38, and 7.40 to 11.30, respectively, when using local memory with the proposed method. These evaluations indicate the usefulness and the validity of the proposed local memory management method on real embedded multicore processors.

ISSN：07303157

概要：© 2017 IEEE. A recent development in multicore technology has enabled development of hundreds or thousands core processor. However, on such multicore processor, an efficient hardware cache coherence scheme will become very complex and expensive to develop. This paper proposes a parallelizing compiler directed software coherence scheme for shared memory multicore systems without hardware cache coherence control. The general idea of the proposed method is that an automatic parallelizing compiler analyzes the control dependency and data dependency among coarse grain task in the program. Then based on the obtained information, task parallelization, false sharing detection and data restructuration to prevent false sharing are performed. Next the compiler inserts cache control code to handle stale data problem. The proposed method is built on OSCAR automatic parallelizing compiler and evaluated on Renesas RP2 with 8 SH-4A cores processor. The hardware cache coherence scheme on the RP2 processor is only available for up to 4 cores and the hardware cache coherence can be completely turned off for non-coherence cache mode. Performance evaluation is performed using 10 benchmark program from SPEC2000, SPEC2006, NAS Parallel Benchmark (NPB) and Mediabench II. The proposed method performs as good as or better than hardware cache coherence scheme. For example, 4 cores with the hardware coherence mechanism gave us speed up of 2.52 times against 1 core for SPEC2000 'equake', 2.9 times for SPEC2006 'lbm', 3.34 times for NPB 'cg', and 3.17 times for MediaBench II MPEG2 Encoder. The proposed software cache coherence control gave us 2.63 times for 4 cores and 4.37 for 8 cores for 'equake', 3.28 times for 4 cores and 4.76 times for 8 cores for lbm, 3.71 times for 4 cores and 4.92 times for 8 cores for 'MPEG2 Encoder'.