氏名

タワダ マサシ

多和田 雅師

職名

講師(任期付) (https://researchmap.jp/7000011962/)

所属

(基幹理工学部)

連絡先

URL等

研究者番号
80754887

研究シーズ

皮膚に優しいケミカル健康モニタ

シーズ分野:ライフサイエンス

論文

Speeding-up exact and fast FIFO-based cache configuration simulation

Tawada, Masashi;Yanagisawa, Masao;Togawa, Nozomu

IEICE ELECTRONICS EXPRESS8(14)p.1161 - 11672011年-2011年

DOIWoS

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ISSN:1349-2543

A High-Speed Trace-Driven Cache Configuration Simulator for Dual-Core Processor L1 Caches

Tawada, Masashi;Yanagisawa, Masao;Togawa, Nozomu

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCESE96A(6)p.1283 - 12922013年-2013年

DOIWoS

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ISSN:0916-8508

FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化(プロセッサ設計,デザインガイア2010-VLSI設計の新しい大地-)

多和田 雅師;柳澤 政生;大附 辰夫;戸川 望

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング110(317)p.55 - 602010年11月-2010年11月 

CiNii

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ISSN:09135685

概要:一般にプロセッサのキャッシュ構成はセット数,ブロックサイズ,連想度のパラメータが存在する.組込みシステムでは対象とするアプリケーションが限定されているため,そのキャッシュ構成を最適化することができる.対象アプリケーションに対しキャッシュ置換ポリシとしてLRUを仮定し,これら3つのキャッシュパラメータを変化させたときのキャッシュヒット/ミス数を正確に,かつきわめて高速にシミュレーションする手法としてCRCB手法が提案されている.ところが多くのキャッシュは,キャッシュハードウェアのオーバヘッド削減のためより簡易なキャッシュ置換ポリシとしてFIFOを持つ.本稿では組込みアプリケーションを対象にFIFOをキャッシュ置換ポリシを持つキャッシュ構成シミュレーションの高速化アルゴリズムを提案する.FIFOに対し,キャッシュの性質を利用することで,連想度が異なる複数のキャッシュ構成を一括してシミュレーションしヒット/ミスを判定する手法を提案する.計算機実験の結果,従来のFIFOを対象とするキャッシュ構成シミュレータに対し平均18%高速に,複数のキャッシュ構成のヒット/ミス数を正確に判定できた.

柔軟な置換ポリシをもつ2階層キャッシュの正確で高速なシミュレーション手法(プロセッサ設計,システムオンシリコンを支える設計技術)

多和田 雅師;柳澤 政生;大附 辰夫;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術110(432)p.13 - 182011年02月-2011年02月 

CiNii

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ISSN:09135685

概要:通常,多階層キャッシュにおいてL1キャッシュは置換ポリシとしてLRUを持つが,下位階層のキャッシュの置換ポリシはハードウェアコストの低いFIFOなどを用いることが普通である.本稿ではL1キャッシュでLRUをキャッシュ置換ポリシとし,L2キャッシュでFIFOをキャッシュ置換ポリシとして持つ2階層キャッシュの高速なシミュレーションの手法を提案する.提案手法はL1命令キャッシュ,L1データキャッシュの一方を固定し,L2キャッシュを含めたキャッシュシミュレーションを複数回行う.キャッシュの性質を利用し,結果を正しく予測できるシミュレーションを省略することで高速化する.計算機実験により手法の有効性を評価する.

A-3-11 2コアプロセッサアーキテクチャを対象とする正確なキャッシュ構成シミュレーションの高速化に対する一考察(A-3.VLSI設計技術,一般セッション)

多和田 雅師;柳澤 政生;戸川 望

電子情報通信学会ソサイエティ大会講演論文集20112011年08月-2011年08月 

CiNii

2コアプロセッサL1キャッシュ構成の正確で高速なシミュレーション手法(設計技術,組込み技術とネットワークに関するワークショップETNET2012)

多和田 雅師;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング111(462)p.13 - 182012年02月-2012年02月 

CiNii

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ISSN:0913-5685

概要:近年,複数のコアをもつ組込みプロセッサが増えている.アプリケーションが限定される組込みシステムでは,速度や電力,面積の点で最適なキャッシュメモリが存在する.限定されたアプリケーションに対して複数のキャッシュ構成それぞれで動作シミュレーションを行うことで,キャッシュメモリ設計時に最適なキャッシュ構成を判定できる.マルチコアキャッシュ構成のシミュレーションは複雑になりシングルコアキャッシュ構成のシミュレーションよりも時間がかかってしまう.シングルコアプロセッサのキャッシュ構成ではシミュレーションの高速化手法が研究されているが,マルチコアプロセッサのキャッシュ構成ではシミュレーション高速化手法の研究は進んでいない.本稿では2コアプロセッサL1キャッシュのキャッシュ構成シミュレーションの高速化手法を提案する.マルチコアプロセッサではキャッシュコヒーレンシプロトコルがあり,複数の似たキャッシュ構成であっても内部状態が異なる場合が多い.そこでキャッシュコヒーレンシプロトコルの状態遷移とキャッシュ連想度に関する性質を利用することで1つのデータ構造で連想度の異なる複数のキャッシュ構成を表現する手法を提案する.複数のキャッシュ構成を1つのデータ構造で表し探索や更新の範囲を少なくすることで,シミュレーションの高速化を図る.

A-3-1 キャッシュ構成の高速シミュレーションを利用したIL1およびUL2キャッシュに不揮発メモリ(A-3.VLSI設計技術,一般セッション)

松野 翔太;多和田 雅師;柳澤 政生;戸川 望

電子情報通信学会ソサイエティ大会講演論文集20122012年08月-2012年08月 

CiNii

2コアアーキテクチャを対象とするトレースベースキャッシュシミュレーションの精度評価(システムレベル設計技術,組込み技術とネットワークに関するワークショップETNET2013)

多和田 雅師;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング112(482)p.85 - 902013年03月-2013年03月 

CiNii

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ISSN:0913-5685

概要:一般にプロセッサ上でアプリケーションを走らせた場合にキャッシュがどのように動作するかサイクル精度でシミュレーションすると時間がかかる.そこで,特定のキャッシュ構成を想定してサイクル精度でシミュレーションすることによりメモリアクセストレースを入手し,メモリアクセストレースを用いてキャッシュ動作をトレースベースシミュレーションするとシミュレーション時間を極めて短くできる.ここでキャッシュのトレースベースシミュレーションとは,メモリアクセストレースに従ってプロセッサがメモリアクセスすると仮定し,キャッシュがどのように動作するかのシミュレーションである.ところが,マルチコアアーキテクチャではメモリアクセスは原理的に,想定するキャッシュ構成によって変化する.トレースベースシミュレーションをマルチコアアーキテクチャに適用した場合,メモリアクセストレースを入手するときに想定したキャッシュ構成とトレースベースシミュレーションで想定したキャッシュ構成が異なるとトレースベースシミュレーション結果はサイクル精度シミュレーション結果と一致しない.本稿では,メモリアクセストレースを入手するときに想定したキャッシュ構成とトレースベースシミュレーションで想定したキャッシュ構成が異なるとき,トレースベースシミュレーションがどの程度,サイクル精度シミュレーションと一致するかを評価する.

IL1およびIL2キャッシュに不揮発メモリを利用した二階層キャッシュにおける消費エネルギーの評価(システムと信号処理及び一般)

松野 翔太;多和田 雅師;柳澤 政生;木村 晋二;戸川 望;杉林 直彦

電子情報通信学会技術研究報告. MSS, システム数理と応用113(121)p.89 - 942013年07月-2013年07月 

CiNii

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ISSN:0913-5685

概要:オンチップ・メモリによく利用されるSRAMは,高速かつ動作電力が低いが,微細化とともに構造に起因するリーク電力が増大し,無視できなくなってきた.一方,不揮発メモリはリーク電力が小さいという特性を持つ.さらに電源をOFFにしても記憶内容が保持されるため,ノーマリオフへの活用が期待されている.しかし,書き込みエネルギーが大きいなどの欠点がある.本稿では,二階層キャッシュの一部に不揮発メモリを利用したときに,書き込みエネルギーが大きいという欠点があっても,消費エネルギーが削減できることを確認した.

最大ハミング距離を制限した符号とこれを用いた不揮発メモリの書き込み削減手法(システムと信号処理及び一般)

多和田 雅師;木村 晋二;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. MSS, システム数理と応用113(121)p.95 - 1002013年07月-2013年07月 

CiNii

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ISSN:0913-5685

概要:近年の高集積化に伴い消費電力全体に対するリーク電力の割合が高まっている.不揮発メモリはリーク電力をほとんど消費しないため次世代のメモリとして期待されている.不揮発メモリは通常のメモリより書き込み時に電力を消費する問題がある.不揮発メモリの書き込み電力を低減するためには,書き込みビット数を削減する手法が考えられる.メモリの値をある値から違う値へ書き換えるとき,実際に保存する値を符号化することで,本来書き換えるビット数よりも実際に書き込むビット数を少なくすることができる.最大ハミング距離を制限した符号により,書き込みビット数を削減する手法を提案する.符号間の最大ハミング距離を制限する符号を生成し,一回の値の書き込みで反転するビット数を制限することで書き込みビット数を削減する.

クラスタリングによる高速なリソグラフィ照明形状最適化(リソグラフィ,システムオンシリコンを支える設計技術)

多和田 雅師;柳澤 政生;戸川 望;橋本 隆希;坂主 圭史;野嶋 茂樹;小谷 敏也

電子情報通信学会技術研究報告. VLD, VLSI設計技術113(454)p.105 - 1102014年02月-2014年02月 

CiNii

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ISSN:0913-5685

概要:リソグラフィでは光をフォトマスクに通してウェハ上にパターンを生成する.近年の微細化により生成されるパターンはフォトマスクと異なってしまい,フォトマスクや照明形状を最適化する処理が必要となる.フォトマスク最適化に対し照明形状最適化は高速化に関して研究が少ない.提案手法ではクラスタリングを用いて照明を表現するパラメータの総数を性能が劣化することなく削減する.最適化に関係するパラメータを削減し高速に解を求める.

不揮発メモリを対象とした書き込み削減手法のエネルギー評価(低消費電力技術,デザインガイア2013-VLSI設計の新しい大地-)

多和田 雅師;木村 晋二;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング113(321)p.141 - 1462013年11月-2013年11月 

CiNii

詳細

ISSN:0913-5685

概要:近年の高集積化に伴い消費電力全体に対するリーク電力の割合が高まっている.不揮発メモリはリーク電力をほとんど消費しないため次世代のメモリとして期待されている.不揮発メモリは通常のメモリより書き込み時に電力を消費する問題がある.不揮発メモリの書き込み電力を低減するためには,書き込みビット数を削減する手法が考えられる.メモリの値をある値から違う値へ書き換えるとき,実際に保存する値を符号化することで,本来書き換えるビット数よりも実際に書き込むビット数を少なくすることができる.本稿では不揮発メモリを対象とした書き込みビット数削減手法のエネルギーを評価する.

不揮発メモリを対象とした最大ハミング距離と最小ハミング距離を制約した符号による書き込み手法のエネルギー評価(設計手法(2),デザインガイア2014-VLSI設計の新しい大地-)

古城 辰朗;多和田 雅師;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術114(328)p.221 - 2262014年11月-2014年11月 

CiNii

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ISSN:0913-5685

概要:デバイスの微細化によってメモリに保存されている値が破壊されるリスクが増大する.メモリの値を破壊から守る手法として誤り訂正符号を利用することが挙げられる.誤り訂正符号はメモリに書き込むビット数が多いため,書き込みエネルギーが大きくなるという欠点があり,書き込みビット数削減と誤り訂正を同時に実現する符号が必要とされる.我々は書き込みビット数削減と誤り訂正を同時に実現する符号としてドーナツ符号を提案した.また,符号拡張手法を提案し,ドーナツ符号に符号拡張手法を適用した拡張ドーナツ符号を提案した.拡張ドーナツ符号は,書き込みビット数を削減し,同時に誤り訂正を実現した符号である.本稿では,我々が提案した拡張ドーナツ符号について,エンコーダ・デコーダならびに不揮発メモリのエネルギーを評価する.評価実験の結果,拡張ドーナツ符号を用いたメモリはハミング符号を用いたメモリに比べて最大32%のエネルギーが削減された.

不揮発メモリの書き込み削減手法のための小面積なエンコーダ/デコーダ回路構成(設計手法(2),デザインガイア2014-VLSI設計の新しい大地-)

多和田 雅師;木村 晋二;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術114(328)p.227 - 2322014年11月-2014年11月 

CiNii

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ISSN:0913-5685

概要:不揮発メモリはリーク電力が非常に小さい,電源が落ちていても情報を保持できるといった性質から次世代メモリとして注目されている.一方で不揮発メモリには書き込みエネルギーが大きい,書き換え回数に上限があるという問題がある.書き込みエネルギーの削減とウェアレベリングを行う手法としてビットレベルでの書き込み削減手法が存在する.ハミング符号より生成した冗長符号を用いてメモリに保存する値を符号化して書き込む手法が提案されている.従来手法の回路構成では符号化のためのエンコーダ,デコーダの規模が大きくなる欠点がある.本稿では書き込み削減手法に適した符号構成を行うことでエンコーダ,デコーダの面積を小さくする手法を提案する.メモリに保存したいビットシーケンスをエンコードせずにエンコード後のベクトルとみなしても書き込みに必要な情報が得られる.メモリに保存されているベクトルを誤り訂正すると,デコードせずにシンドロームが元のビットシーケンスが持つ情報と一致する.その結果,小面積のエンコーダ,デコーダが構成できる.提案手法によりエンコーダとデコーダを設計した結果,従来手法と比較して面積が削減されることを確認する.

A-3-7 不揮発メモリを対象に最悪書込みビット数削減と誤り訂正を両立する一対多符号構成手法(A-3.VLSI設計技術,一般セッション)

古城 辰朗;多和田 雅師;柳澤 政生;戸川 望

電子情報通信学会基礎・境界ソサイエティ/NOLTAソサイエティ大会講演論文集20152015年08月-2015年08月 

CiNii

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ISSN:2189700X

ECC-Based Bit-Write Reduction Code Generation for Non-Volatile Memory

TAWADA Masashi;KIMURA Shinji;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences98(12)p.2494 - 25042015年-2015年

CiNii

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ISSN:0916-8508

概要:Non-volatile memory has many advantages such as high density and low leakage power but it consumes larger writing energy than SRAM. It is quite necessary to reduce writing energy in non-volatile memory design. In this paper, we propose write-reduction codes based on error correcting codes and reduce writing energy in non-volatile memory by decreasing the number of writing bits. When a data is written into a memory cell, we do not write it directly but encode it into a codeword. In our write-reduction codes, every data corresponds to an information vector in an error-correcting code and an information vector corresponds not to a single codeword but a set of write-reduction codewords. Given a writing data and current memory bits, we can deterministically select a particular write-reduction codeword corresponding to the data to be written, where the maximum number of flipped bits are theoretically minimized. Then the number of writing bits into memory cells will also be minimized. Experimental results demonstrate that we have achieved writing-bits reduction by an average of 51% and energy reduction by an average of 33% compared to non-encoded memory.

Code Generation Limiting Maximum and Minimum Hamming Distances for Non-Volatile Memories

KOJO Tatsuro;TAWADA Masashi;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences98(12)p.2484 - 24932015年-2015年

CiNii

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ISSN:0916-8508

概要:Data stored in non-volatile memories may be destructed due to crosstalk and radiation but we can restore their data by using error-correcting codes. However, non-volatile memories consume a large amount of energy in writing. How to reduce maximum writing bits even using error-correcting codes is one of the challenges in non-volatile memory design. In this paper, we first propose Doughnut code which is based on state encoding limiting maximum and minimum Hamming distances. After that, we propose a code expansion method, which improves maximum and minimum Hamming distances. When we apply our code expansion method to Doughnut code, we can obtain a code which reduces maximum-flipped bits and has error-correcting ability equal to Hamming code. Experimental results show that the proposed code efficiently reduces the number of maximum-writing bits.

Bit-write-reducing and error-correcting code generation by clustering error-correcting codewords for non-volatile memories

Kojo, Tatsuro; Tawada, Masashi; Yanagisawa, Masao; Togawa, Nozomu

2015 IEEE/ACM International Conference on Computer-Aided Design, ICCAD 2015p.682 - 6892016年01月-2016年01月 

DOIScopus

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概要:© 2015 IEEE.Non-volatile memories are paid attention to as a promising alternative to memory design. Data stored in them still may be destructed due to crosstalk and radiation. We can restore the data by using error-correcting codes which require extra bits to correct bit errors. Further, non-volatile memories consume ten to hundred times more energy than normal memories in bit-writing. When we configure them using error-correcting codes, it is quite necessary to reduce writing bits. In this paper, we propose a method to generate a bit-write-reducing code with error-correcting ability. We first pick up an error-correcting code which can correct t-bit errors. We cluster its codeswords and generate a cluster graph satisfying the S-bit flip conditions. We assign a data to be written to each cluster. In other words, we generate one-to-many mapping from each data to the codewords in the cluster. We prove that, if the cluster graph is a complete graph, every data in a memory cell can be re-written into another data by flipping at most S bits keeping error-correcting ability to t bits. We further propose an efficient method to cluster error-correcting codewords. Experimental results demonstrate that, when we apply our bit-write-reducing code to MediaBench applications, it can reduce writing-bit counts by up to 28.2% and also energy consumption of non-volatile memory cells by up to 27.9% compared to existing error-correcting codes keeping the same error-correcting ability. This paper proposes the world-first theoretically near-optimal bit-write-reducing code with error-correcting ability based on the efficient coding theories.

特許

整理番号:1865

辞書検索方法、装置、およびプログラム(日本)

戸川 望, 中里 秀則, 島﨑 健太, 多和田 雅師, 津田 俊隆

特願2016-224819、特開2018- 81611

外部研究資金

科学研究費採択状況

研究種別:

最悪時評価で理論的限界に肉薄する符号化による多値セル不揮発性メモリの書き込み削減

2016年-0月-2019年-0月

配分額:¥3900000

学内研究制度

特定課題研究

不揮発メモリ向けビットレベル書き込み削減エンコーディング技術及びその周辺回路設計

2015年度

研究成果概要:近年,不揮発性,低リーク電力といった性質から次世代不揮発性メモリが研究されている.次世代不揮発性メモリは書き込みに大きなエネルギーを必要とする,書き込み回数に制限があるといったデメリットがあるため,実用化に対しての課題がある.これ...近年,不揮発性,低リーク電力といった性質から次世代不揮発性メモリが研究されている.次世代不揮発性メモリは書き込みに大きなエネルギーを必要とする,書き込み回数に制限があるといったデメリットがあるため,実用化に対しての課題がある.これらの課題を解決する研究として,メモリを冗長にすることでビットレベルでの書き込み量を削減する手法が存在する.これはメモリに値を保存するときに反転するビットが少なくなるようにエンコードする手法である.この手法の問題として書き込み量を削減する性能が高い符号ではエンコード/デコード回路が複雑になりがちである点である.協調的に設計することにより符号の性能と回路の複雑度を両立できる手法を提案した.

現在担当している科目

科目名開講学部・研究科開講年度学期
理工学基礎実験1A IIIブロック基幹理工学部2019春学期
理工学基礎実験1A IIIブロック創造理工学部2019春学期
理工学基礎実験1A IIIブロック先進理工学部2019春学期
Cアプリケーションデベロップメント 情報・機航・電子物理・表現・通信基幹理工学部2019春学期
Cアプリケーションデベロップメント 電生先進理工学部2019春学期
Javaプログラミング 電生1クラス(水1)先進理工学部2019秋学期