氏名

ワタナベ タカヒロ

渡邊 孝博

職名

教授 (https://researchmap.jp/read0113203/)

所属

(大学院情報生産システム研究科)

連絡先

メールアドレス

メールアドレス
watt@waseda.jp

住所・電話番号・fax番号

住所
〒808-0135北九州市若松区 ひびきの2-7 
電話番号
093-692-5371
fax番号
093-692-5371

URL等

WebページURL

http://www.f.waseda.jp/watt

研究者番号
70230969

本属以外の学内所属

学内研究所等

システムLSI研究所

研究員 2006年-2010年

理工学総合研究センター

兼任研究員 2003年-2006年

理工学術院総合研究所(理工学研究所)

兼任研究員 2006年-2018年

理工学術院総合研究所(理工学研究所)

兼任研究員 2018年-

学歴・学位

学歴

-1974年 山口大学 工学部 電気工学科
-1976年 山口大学 工学研究科 電気工学
-1979年 東北大学 工学研究科 情報工学

学位

工学博士 課程 東北大学

経歴

1979年-1990年㈱東芝 総合研究所(Research&DevelopmentCenter) 研究員, 主任研究員, グループリーダ
1990年-2003年山口大学工学部 教員
2003年-早稲田大学大学院情報生産システム研究科 教員

所属学協会

電子情報通信学会 正会員

情報処理学会 正会員

IEEE(the Institute of Electrical and Electoronics Engineeers,Inc.) 正会員

信号処理学会 正会員

人工知能学会 正会員

電子情報通信学会 VLSI設計自動化研究専門委員会委員および幹事

電子情報通信学会 回路とシステム研究専門委員会委員

情報処理学会 設計自動化研究連絡会委員

受賞

電子情報通信学会学術奨励賞

1983年

研究分野

キーワード

LSI、電子回路、集積回路、自動設計、計算機支援設計、プロセッサ、アルゴリズム

共同研究希望テーマ

SoCプロトタイピング設計環境

希望連携機関:産学連携、民間を含む他機関等との共同研究等

目的:受託研究、共同研究

FPGA応用 (FPGAによるμP設計など)

希望連携機関:産学連携、民間を含む他機関等との共同研究等

目的:受託研究、共同研究、その他

LSIの設計自動化技術、特にレイアウトアルゴリズムおよび分割アルゴリズム,μプロセッサの効率的設計法とFPGAエミュレーション

希望連携機関:産学連携、民間を含む他機関等との共同研究等

目的:技術相談、受託研究、共同研究、その他

IP設計方法

希望連携機関:産学連携、民間を含む他機関等との共同研究等

目的:技術相談、受託研究、共同研究、その他

研究テーマ履歴

1990年-2020年VLSIの自動設計

研究テーマのキーワード:大規模集積回路,自動設計,アルゴリズム

個人研究

高性能・低電力プロセッサ・システム

研究テーマのキーワード:プロセッサ,キャッシュ,低電力

個人研究

ネットワーク・オン・チップ

研究テーマのキーワード:ネットワークオンチップ(NoC),アーキテクチャ,ルーティング戦略

個人研究

FPGA(Field Programmable Gate Array)の構成方式と設計・応用

研究テーマのキーワード:FPGAデバイス,構成方式,設計・応用

個人研究

論文

A Length Matching Routing Method for Disordered Pins in PCB Design

Ran ZHANG, Tieyuan PAN, Li ZHU, Takahiro WATANABE

Proc.ASP-DAC 2015 ( 20th Asia and South Pacific Design Automation Conference)2015年01月-

A Performance Enhanced Dual-switch Network-on-Chip Architecture

Lian Zeng, Takahiro Watanabe

Proc.ASP-DAC 2015 ( 20th Asia and South Pacific Design Automation Conference)2015年01月-

A Randomized Algorithm for the Fixed-length Routing Problem

Teiyuan Pan, Rang Zhang, Yasuhiro Takashima and Takahiro Watanabe

Proc. 2014 IEEE APCCASp.711 - 7142014年11月-

A Sophisticated Routing Algorithm in 3D NoC with Fixed SVs for Low Energy and Latecy

Xin Jiang, Lian Zeng, Takkahiro Waatanabe

IPSJ Tans.System LSI Design Methodology7(Aug.2014)p.101 - 1092014年08月-

DOI

Adaptive Routing with Congestion Estimation based on G-table

Gong Zheng, Zeng Lian, Watanabe Takahiro

2014電子情報通信学会 総合大会2014年03月-

A Stack-based Solution for Alias Problem in Branch Prediction

Sijie YIN, Huatao ZHANG, Takahiro WATANABE

情報処理学会第76回全国大会(1)p.95 - 962014年03月-

Adaptive Router with Predictor using Congestion Degree for 3D Network-on-Chip

Lian Zeng, Xin Jiang and Takahiro Watanabe

Proc.International SOC Design Conf.(ISOCC)p.46 - 492013年11月-

A Novel Fully Adaptive Fault-tolerant Routing Algorithm for 3D Network-on-Chip

Xin Jiang and Takahiro Watanabe

Proc.TENCON 20132013年10月-

LVSの出力情報を活用したVLSI電源配線幅の高速検証システム

亀井智紀 渡邊孝博 川北真裕

電子情報通信学会 論文誌DVol.J96-D(5)2013年05月-

A Parallel Routing Method for Fixed Pins using Virtual Boundary

Zhan Ran, Watanabe Takahiro

TENCON-Spring 20132013年04月-

Flexible L1 Cache Optimization for a Low Power Embedded System

Huatao ZHAO, Jiongyao YE, Takahiro WATANABE

情報処理学会第5回全国大会講演論文集1p.183 - 1842013年02月-

An Efficient Algorithm for 3D NoC Architecture Optimization

Xin Jiang, Ran Zhang and Takahiro Watanabe

IPSJ Trans. System LSI Design Methodology (情報処理学会)6p.34 - 412013年02月-

Region Oriented Routing FPGA Architecture for Dynamic Power Gating

Ce Li , Yiping Dong  and Takahiro Watanabe

IEICE Trans.Fudamentalsvol.E95-A(12)p.2199 - 22072012年12月-

DOI

Rotational Display Problem for Array Reference in LSI Layout Data

Tomoki Kamei, Takahiro Watanabe

Proc. ITC-CSCC 20122012年07月-

A Time-efficient Approach to Evolve GA-based Image Filters

Endong Ni・Takahiro Watanabe

2012年電子情報通信学会総合大会講演論文集A(1)p.332012年03月-

A Parallel Routing Method using Virtual Boundary

Ran Zhang・Takahiro Watanabe

2012年電子情報通信学会総合大会講演論文集 A-3-2A(3)p.22012年03月-

Design and Implementation of SHA-1 Hash Function using Verilog HDL

Suhaili Shamsiah binti・Takahiro Watanabe

2012年電子情報通信学会総合大会講演論文集 DS-1-3DS(1)p.s5 - s62012年03月-

Region-oriented Placement Algorithm for Coarse-grained Power-gating FPGA Architecture

C.Li, Y.Dong and T.Watanabe

IEICE Trans Information and SystemsE95-D(2)p.314 - 3232012年02月-

Low Power Placement and Routing for the Coarse-Grained Power Gating FPGA Architecture

C. Li, Y.P.Dong and T.Watanabe

IEICE Trans.Fundamentals of Electronics Communications and Computer SciencesE94-A(12)p.2519 - 25272011年12月-

A New Recovery Mechanism in Superscalar Microprocessors by Recovering Critical Misprediction

Jiongyao Ye, Yu Wan and Takahiro Watanabe

IEICE Trans. Fundamentals of Electoronics,Communications and Computer SciencesE94-A(12)p.2639 - 26482011年12月-

An Efficient Design Algorithm for Exploring Flexible Topologies in Custom Adaptive 3D NoCs for High Performance and Low Power

Xin Jiang, Ran Zhang and Takahiro Watanabe

Proc. 2011 IEEE 9th International Conferenceon ASIC (ASICON 2011)p.535 - 5382011年10月-2011年10月 

A Hybrid Layer-Multiplexing and Pipeline Architecture for Efficient FPGA-based Multilayer Neural Network

Y.P.Dong, C.Li, Z.Lin and Takahiro Watanabe

IEICE NOLTAE94-N(10)p.522 - 5322011年10月-

New Power-aware Placement for Region based FPGA Architecture コンビねdウィthDynamic Power Gating by PCHM

C.Li, Y.P.Dong and T. Watanabe

Proc.ISLPED'11 (Int'l Symp. Low Power Electronics Design)p.223 - 2282011年08月-

An Adaptive Various-width Data Cache for Low Power Design

Jiongyao Ye, Yu Wan and Takahiro Watanabe

IEICEE94-D(8)p.1539 - 15462011年08月-

Analysis Before Starting an Access : A New Power-Efficient Instruction Fetch Mechanism

Jiongyao Ye, Yingtao Hu, Hongfeng Ding and Takahiro Watanabe

IEICEE94-D(7)p.1398 - 14082011年07月-

New Power Efficient FPGA Design Combining with Region-Constrained Placement and Multiple Power Domains

C. Li, Y.P. Dong and Takahiro Watanabe

Proc.IEEE NEWCAS’11 (IEEE 9th Int'l Conf. New Circuits and Systems)p.69 - 722011年06月-

A High Performance Digital Neural Processor Design by Network on Chip Architecture," , pp.243-246, May,

Y.Dong, Y.Li and Takahiro Watanabe

Proc.VLSI-DAT'11p.243 - 2462011年05月-

Mixed Constrained Image Filter Design for Salt-and-pepper Noise Reduction using Genetic Algorithm,", , pp.363-368, 2011

Bao Zhiguo, Takahiro Watanabe

IEEJ Trans.EISvol.131, No.3p.363 - 3682011年03月-

High Performance Feedforward Neural Network Mapped by NoC Architecture with a New Routing Strategy Implementation Method

Y.P.Dong, C.Li, Z.Lin, H.Zhang and Takahiro Watanabe

J. Signal Processing15(3)p.113 - 1222011年03月-

Fault-tolerant Image Filter Design using Particle Swarm Optimization

Zhiguo Bao, Fangfang Wang, Xiaoming Zhao, Takahiro Watanabe

Proc. 16th Int'l Symo. Artificial Life and Robotics 2011p.653 - 6582011年01月-

Via 数削減による大規模LSI レイアウトの高速

亀井 智紀, 安部 拓哉, 本垰 秀昭, 渡邊 孝博

情報処理学会 SLDM研究報告2011-SLDM-148(17)p.1 - 62011年01月-

A hybrid architecture for efficient FPGA-based implementation of multilayer neural network

Z.Lin, Y.Dong, Y.Li and Takahiro Watanabe

Proc. APCCAS20102010年12月-

An efficient 3D NoC synthesis by using Genetic Algorithms

Xin Jiang and Takahiro Watanabe

Proc. IEEE TENCON20102010年11月-

An Efficient Hardware Routing Algorithms for NoC

Yiping Dong and Takahiro Watanabe

Proc. IEEE TENCON20102010年11月-

Fault-tolerant Image Filter Design using GA

Zhiguo Bao, Fangfang Wang, Xiaoming Zhao and  Takahiro Watanabe

Proc. IEEE TENCON2010p.1 - 62010年11月-

A Variable Bit-lone Data Cache for Low Power Design

J.Ye and T.Watanabe

Proc.PrimeAsia 2010p.174 - 1772010年09月-

A Novel Low Power FPGA Architecture

Li Ce and Watanabe Takahiro

Proc. FIT2010 (Forum on Information Technology)1(RC002)2010年09月-

Power-efficient Level-2 Cache Design for Embedded Processors

Mengyuan Tang・Jiongyao Ye・Takahiro Watanabe

電気関係学会九州支部第63回連合大会12-1A-012010年09月-

High Performance Networks on Chip Architecture with a New Routing Strategy for Neural Network

Y-P. Dong, Z.Lin and T.Watanabe

Proc.PrimeAsia 2010p.347 - 3502010年09月-

Circuit Design Using Genetic Algorithm combined with Taguchi method and Particle Swarm Optimization

YiWen Su・Zhiguo Bao・Kuoyang Tu・Takahiro Watanabe

電気関係学会九州支部第63回連合大会12-1A-042010年09月-

NoC ルーティングアルゴリズムの高性能ハードウェア化の手法

張 華・董 宜平・渡邉孝博

電気関係学会九州支部第63回連合大会10-2A-092010年09月-

並列等長配線のための多層配線手法

張 然・渡邊孝博

電気関係学会九州支部第63回連合大会10-2A-072010年09月-

ネットワーク・オン・チップにおける低遅延ルーティングアルゴリズムの提案

李 岩・林 しん・董 宜平・渡邊孝博

電気関係学会九州支部第63回連合大会10-2A-082010年09月-

カスタマイズ可能なRip-up IP MIX とWIPER2.0 の開発

李 美燕・王 嘉宇・渡邊孝博

電気関係学会九州支部第63回連合大会02-1P-022010年09月-

A Novel Hardware Method to Iplement a Routing Algorithm onto Netwprk on Chip

Y-P.Dong, H.Zhang, Z.Lin and T.Watanabe

Proc.ICCCAS'10p.852 - 8562010年07月-

High Performance Implementation of Neural Networks by Network on Chip with 5-Port 2-Virtual Channel

Y.Dong, Z.Lin, Y.Li and T.Watanabe

Proc. ISCAS20102010年05月-

Mixed constrained image filter design using particle swarm optimization

Bao Zhiguo, Takahiro Watanabe

J. Artificial Life and Robotics15(3)p.363 - 3682010年03月-

Multiple Network-on-Chip Model for High Performance Neural networl

Y.Dong, C.Li, Z.Lin and T.Watanabe

Journal of Semiconductor Technology and Science10(1)p.28 - 362010年03月-

Efficient GA approach combined with Taguchi method for mixed constraine circuit design

Y.Su, Z.Bao, F.Wang and T.Watanabe

Proc. ICCSA 20102010年03月-

Mixed Constrained Iage Filter Design Usisng particle Swarm Optimization

Z.Bao and T.Watanabe

Proc.15th International Symp.Artificial Life and Robotics2010年02月-

Circuit Design Optimization using Genetic Algorithm with Parameterized Uiform Crossover

Z. Bao and T. Watanabe

IEICE Trans. FundamenalsE93-A(1)p.281 - 2902010年01月-

High performance autoassociative neural network using network on chip

Y.-P. Dong, Y. Wang, Z. Lin, and T. Watanabe

Proc. ICISE’092009年12月-

An adaptive width data cache for low power design

Jiongyao Ye and Takahiro Watanabe

Proc.ISOCC 2009p.488 - 4912009年11月-

A new flexible network on chip architecture for mapping complex feedforward neural network

Y. Dong, C. Li, K. Kumai, Y. Li, Y.Wang, and T.Watanabe

Journal of Signal Processing13(6)p.453 - 4622009年11月-

A low-power msiprediction recovery mechanism

Y. JiongYao and T. Watanabe

PrimeAsia20092009年11月-

High dependable implementation of neural networks with networks on chip architecture and a backtracking routing algorithm

Y. P. Dong, Y. Wang, Z. Lin, and T. Watanabe

Proc. PrimeAsia’092009年11月-

P/G network design to optimize area, performance and power consumption

Y. Shi, Z. Bao, Y. Wang, X. Zuojun, and T. Watanabe

Proc. PrimeAsia’092009年11月-

A Study of Customized Processor IP Design using WIPER

Y. Wan, J. Ye, M. Bi, and T. Watanabe

Proc. PrimeAsia’092009年11月-

A Novel Genetic Algorithm with Different Structure Selection for Circuit Design Optimization

Z. Bao and T. Watanabe

Journal of .Artificial Life and Robotics14(2)p.266 - 2702009年11月-

Evolutionary design for image filter using GA

Z. Bao and T. Watanabe

Proc. IEEE TENCON 2009p.1 - 62009年11月-

High performance and low latency mapping for neural network into network on chip architecture

Y. P. Dong, Y. Wang, Z. Lin, and T. Watanabe

Proc. IEEE ASICON’092009年10月-

Reducing Branch Misprediction Penalty in Superscalar Microprocessors by Recovering

Ye Jiongyao, Wan Yu, Dong Yiping, Bao Zhiguo and Watanabe Takahiro

Proc. FIT2009 (Forum on Information Technology2009)1(RC-002)p.121 - 1282009年09月-

An effective method to reduce recovery cache size by using hash table search

JiongYao Ye and T. Watanabe

Proc. ITC-CSCC20092009年07月-

Low power and high speed network on chip architecture for bp neural network

Y. P. Dong, Y. H. Li, Y. Wang, and T. Watanabe

Proc. ITC-CSCC’092009年07月-

A novel genetic algorithm with cell crossover for circuit design optimization

Zhiguo Bao, Takahiro Watanabe

Proc.ISCAS 2009 (Int'l Simposium on Circuits and Systems)p.2982 - 29852009年05月-

Mixed NoC architecture for mapping complex feedforward neural network

Yiping Dong, Takahiro Watanabe

Proc.NCSP 2009 (RISP Int'l Workshop on Nonlinear Circuits and Signal Processing)p.609 - 6122009年03月-

A novel GA with multi-level evolution for mixed constrained circuit design optimization

Zhiguo Bao, Takahiro Watanabe

Proc.NCSP 2009 (RISP Int'l Workshop on Nonlinear Circuits and Signal Processing)p.411 - 4142009年03月-

A novel genetic algorithm with different structure selection for circuit optimization

Zhiguo Bao, Takahiro Watanabe

Proc.14th AROB (Int'l Symposium on Artificial Life and Robotics))p.218 - 2222009年02月-

High performance NoC architecture for two hidden layers BP neural network

Yiping Dong, Takahiro Watanabe

Proc.ISOCC2008 (Int'l SoC Design Conference)p.269 - 2722008年11月-

A new approach for circuit design optimization using genetic algorithm

Zhiguo Bao, Takahiro Watanabe

Proc.ISOCC2008 (Int'l SoC Design Conference)p.383 - 3862008年11月-

Rapid Design of a Multiprocessor Syatem for a JPEG Decoder on FPGA

Cao Dawei, Chen Keyan and Watanabe Takahiro

FIT20082008年09月-

Power Consideration Multilevel Partitioning Using Voltage Islands

Wang Wei, Lin Tao and Watanabe Takahiro

FIT20082008年09月-

スーパスカラプロセッサの分岐回復の高速化に関する研究

白馬成、叶炯耀、高芳- 、渡邊孝博

電子情報通信学会ソサイエティ大会2008年09月-

Recovery Scheme to Reduce Latency of Miss-Prediction for Superscalar Processor using L1 Recovery Cache

JiongYao Ye, Takahiro Watanabe

Proc. 23rd ITC-CSCCp.233 - 2362008年07月-

Network on Chips Structure for Mapping Two Hidden Layers BP-ANNs

Yiping Dong, Takahiro Watanabe

Proc.23rd Intn'l Tech. Conf.Circuits/Systems,Computers and Communications (ITC-CSCC2008p.601 - 6042008年07月-

Network on Chip architecture for BP Neural Network

Yiping Dong, Takahiro Watanabe

Proc. IEEE ICCCAS2008p.1083 - 10872008年05月-

パケット位置情報を用いたオンチップ・ルータの消費電力削減手法の提案

佐藤清久、白秀君、渡邊孝博

電子情報通信学会総合全国大会2008年03月-

Network-on-Chipにおける消費電力を考慮したルーティングの一手法

白秀君、佐藤清久、渡邊孝博

電子情報通信学会総合全国大会2008年03月-

多層ハイパーグラフを用いた超大規模回路の電圧島の分割問題の解法

林涛、王偉、渡邊孝博

電子情報通信学会総合全国大会2008年03月-

FPGAとSoftCoreを用いたチップ・マルチプロセッサの検討

姜洋、李策、陳科研、曹大為、渡邊孝博

電子情報通信学会総合全国大会2008年03月-

A Multiprocessor System for a Small Size Soccer Robot Control System

Ce Li1, Yang Jiang1, Zhenyu Wu2 and Takahiro Watanabe1

Proc.International Symposium on Electronic Design, Test and Applications2008年01月-

A Multiprocessor System for a Small-size Soccer Robot Control System

Ce Li, Yang Jiang and Takahiro Watanabe

Proc. FIT20072007年09月-

Construction of an (r11,r12,r22)-Tournament from a Score Sequence Pair

Masaya Takahashi, Takahiro Watanabe,Takeshi Yoshimura

Proc.IEEE ISCAS, May 20072007年05月-

Score Sequence Pair Problems of (r11,r12,r22)-Tournaments~Determination of Realizability=

Masaya Takahashi, Takahiro Watanabe,Takeshi Yoshimura

電子情報通信学会論文誌,Vol.E90−D,No.2,Feb.2007E90ーD(2)p.440 - 4482007年02月-

Realizability of score sequence pair problem of an (r11,r12,r22)-tournament

Masaya Takahashi, Takahiro Watanabe, Takeshi Yoshimura

Proc. IEEE APCCAS,Dec.2006p.1021 - 10242006年12月-

A Consideration of the Score Sequence Pair Problems of (r11,r12,r22)-Tournaments

Masaya Takahashi, Takahiro Watanabe,Takeshi Yoshimura

Proc.Int'l Mathematical Conference-Topics in Mathematical Analysis and Graph Theory,Magt Belgrade 2006p.50 - 512006年09月-

2-3木を用いた回路の階層的分割の検討

朱小松、渡邊孝博

情報処理学会九州支部「火の国情報シンポジウム2006」論文番号 C-5-42006年03月-

FPGAを用いたμプロセッサのカスタマイズIP

北島圭祐, 渡邊孝博

情報処理学会九州支部「火の国情報シンポジウム2006」論文番号 C-5-32006年03月-

ScoresequencePairProblems of (r11、r12、r22)-tournaments construction

Masaya Takahashi,Takahiro Watanabe,Takeshi Yoshimura

電子情報通信学会回路とシステム研究会技術報告CAS2005(70)p.1 - 62006年01月-

分岐処理の高速化に関する一手法

叶炯耀,渡邊孝博

2005年電子情報通信学会総合大会講演論文集講演番号 D-6-2p.502005年03月-

カスタマイズ可能なμプロセッサIPに関する研究

古賀雅隆,渡邊孝博

情報処理学会九州支部「火の国情報シンポジウム2005」論文番号 A-4-42005年03月-

μプロセッサIPのカスタマイズ設計

野村知弘,渡邊孝博

情報処理学会九州支部「若手の会セミナー2005」2005年03月-

(r11,r12,r22)得点列対問題

高橋昌也,渡邊孝博,吉村猛

電子情報通信学会コンピュテーション研究会技術報告(COMP2004-72)104(642)p.97 - 1062005年01月-

大規模回路の階層的分割手法

韓東,徐軼韜,渡邊孝博

Proc.2004 HISS (第6回IEEE広島シンポジウム)p.2102004年12月-

FPGA-IP利用の一手法とその設計環境

徐軼韜,渡邊孝博

平成16年度電気情報関連学会中国支部第55回連合大会講演論文集論文番号 122006p.3112004年10月-

大規模システムの効率的な階層木分割手法

徳本守,渡邊孝博

山口大学工学部研究報告52(1)p.5 - 122001年10月-

暗号VLSIプロセッサのための固有電力消費アーキテクチャ

松原裕之,中村維男,渡邊孝博

情報処理学会論文誌41(4)p.950 - 9572001年04月-

A Fine Grain Cooled Logic Architecture for Low-Power Processors

T.Matsubara,T.Watanabe, T.Nakamura

IEICE Trans. FundamentalsE84−A(3)p.735 - 7402001年03月-

シフト直交実数有限長系列に対するM-ary /DS-SS方式用ディジタルマッチトフィルタの演算素子数の検討

T.Matsumoto,Y.Tanada,T.Watanabe

Proc.3rd IEEE Signal Processing Workshop on Signal Processing Advances in Wireless Communications,2001年03月-

An Architecture for Secure Encryption VLSI Procesors using a Constant-Characteristic Power Dissipation Concept

H.Matsubara, T.Watanabe, T.Nakamura

Journal.IPSJ42(4)p.950 - 9572001年-

A Clocking Scheme for Lowering Peak-Current

Matsubara,T., Watanabe, T., Nakamura, T.

IEICE Trans.ElectronE83ーC(11)p.1733 - 17382000年11月-

Digital Matched Filter of Reduced Operation Elements for M-ary/DS-SS System Using Real-Valued Shift- Orthogonal Finite- Length Sequence

T.Matsumoto,Y.Tanada,T.Watanabe

第23回情報理論とその応用シンポジウム SITA20002000年10月-

LSIレイアウトにおけるポリゴン配線の通常配線変換

江達夫,渡邊孝博

山口大学工学部研究報告51(1)p.41 - 482000年10月-

低電力のための細粒度電力制御Cooled Logic アーキテクチャ

松原裕之,中村維男,渡邊孝博

電子情報通信学会 第13回回路とシステム軽井沢ワークショップ2000年04月-

RC-009 DRC検証作業の負荷を軽減するシステムの開発(C分野:ハードウェア・アーキテクチャ,査読付き論文)

亀井 智紀;渡邊 孝博

情報科学技術フォーラム講演論文集14(1)p.69 - 742015年08月-2015年08月 

CiNii

C-008 A High Density Escape Routing Method for Staggered-Pin-Array Based Mixed-Pattern Signal Model

徐 倩影;潘 鉄源;張 然;田 楊;渡邊 孝博

情報科学技術フォーラム講演論文集14(1)p.249 - 2502015年08月-2015年08月 

CiNii

詳細

概要:Escape routing is one of key problems in design of printed circuit boards (PCB), and it becomes more and more difficult for manual design due to increased pin count. This paper proposed an algorithm using an unified model to formulate the problem of escape routing of differential pairs together with single signals (mixed-pattern signals) on staggered pin array (SPA) considering the routing's density.

C-009 A Novel Routing Algorithm based on Path Diversity and Congestion Estimation

洪 揚;曾 濂;蒋 欣;渡邊 孝博

情報科学技術フォーラム講演論文集14(1)p.251 - 2522015年08月-2015年08月 

CiNii

詳細

概要:This paper proposes a minimal adaptive routing algorithm for Network-on-Chip, which takes congestion information and routing diversity into consideration. Congestion is one of the most important factors on performance. Our algorithm can select a lower latency path for packet transmission according to the following conditions: the free buffer size of two neighbor routers is compared, the direction which has more different paths to the destination is chosen, it decides which direction the packet more tend to be transmitted by the position of the source and destination. As the result, the algorithm gets the proper direction for the next step. Comparing to other algorithms, our proposed routing algorithm has less latency and better throughput.

A Sophisticated Routing Algorithm in 3D NoC with Fixed TSVs for Low Energy and Latency

Jiang Xin;Zeng Lian;Watanabe Takahiro

IPSJ Transactions on System LSI Design Methodology7(0)p.101 - 1092014年-2014年

CiNii

詳細

ISSN:1882-6687

概要:With rapid progress in Integrated Circuit technologies, Three-Dimensional Network-on-Chips (3DNoCs) have become a promising solution for achieving low latency and low power. Under the constraint of the TSV number used in 3DNoCs, designing a proper routing algorithm with fewer TSVs is a critical problem for network performance improvement. In this work, we design a novel fully adaptive routing algorithm in 3D NoC. The algorithm consists of two parts: one is a vertical node assignment in inter-layer routing, which is a TSV selection scheme in a limited quantity of TSVs in the NoC architecture, and the other is a 2D fully adaptive routing algorithm in intra-layer routing, which combines the optimization of routing distance, network traffic condition and diversity of the path selection. Simulation results show that our proposed routing algorithm can achieve lower latency and energy consumption compared with other traditional routing algorithms.

A Sophisticated Routing Algorithm in 3D NoC with Fixed TSVs for Low Energy and Latency

Jiang Xin;Zeng Lian;Watanabe Takahiro

Information and Media Technologies9(4)p.404 - 4122014年-2014年

CiNii

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ISSN:1881-0896

概要:With rapid progress in Integrated Circuit technologies, Three-Dimensional Network-on-Chips (3DNoCs) have become a promising solution for achieving low latency and low power. Under the constraint of the TSV number used in 3DNoCs, designing a proper routing algorithm with fewer TSVs is a critical problem for network performance improvement. In this work, we design a novel fully adaptive routing algorithm in 3D NoC. The algorithm consists of two parts: one is a vertical node assignment in inter-layer routing, which is a TSV selection scheme in a limited quantity of TSVs in the NoC architecture, and the other is a 2D fully adaptive routing algorithm in intra-layer routing, which combines the optimization of routing distance, network traffic condition and diversity of the path selection. Simulation results show that our proposed routing algorithm can achieve lower latency and energy consumption compared with other traditional routing algorithms.

A Performance Enhanced Dual-switch Network-on-chip Architecture

Zeng Lian;Jiang Xin;Watanabe Takahiro

IPSJ Transactions on System LSI Design Methodology8(0)p.85 - 942015年-2015年

CiNii

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ISSN:1882-6687

概要:With rapid progress in semiconductor technology, Network-on-Chip (NoC) becomes an attractive solution for future systems on chip (SoC). The network performance depends critically on the performance of packets routing. The delay of router and packets contention can significantly affect network latency and throughput. As the network becomes more congested, packets will be blocked more frequently. It would result in degrading the network performance. In this article, we propose an innovative dual-switch allocation (DSA) design. By introducing DSA design, we can make utmost use of idle output ports to reduce packets contention delay, meanwhile, without increasing router delay. Experimental results show that our design significantly achieves the performance improvement in terms of throughput and latency at the cost of very little power and area overhead.

A Performance Enhanced Dual-switch Network-on-chip Architecture

Zeng Lian;Jiang Xin;Watanabe Takahiro

Information and Media Technologies10(3)p.405 - 4142015年-2015年

CiNii

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ISSN:1881-0896

概要:With rapid progress in semiconductor technology, Network-on-Chip (NoC) becomes an attractive solution for future systems on chip (SoC). The network performance depends critically on the performance of packets routing. The delay of router and packets contention can significantly affect network latency and throughput. As the network becomes more congested, packets will be blocked more frequently. It would result in degrading the network performance. In this article, we propose an innovative dual-switch allocation (DSA) design. By introducing DSA design, we can make utmost use of idle output ports to reduce packets contention delay, meanwhile, without increasing router delay. Experimental results show that our design significantly achieves the performance improvement in terms of throughput and latency at the cost of very little power and area overhead.

Layer Assignment and Equal-length Routing for Disordered Pins in PCB Design

Zhang Ran;Pan Tieyuan;Zhu Li;Watanabe Takahiro

Information and Media Technologies10(3)p.395 - 4042015年-2015年

CiNii

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ISSN:1881-0896

概要:In recent printed circuit board (PCB) design, due to the high density of integration, the signal propagation delay or skew has become an important factor for a circuit performance. As the routing delay is proportional to the wire length, the controllability of the wire length is usually focused on. In this research, a heuristic algorithm to get equal-length routing for disordered pins in PCB design is proposed. The approach initially checks the longest common subsequence of source and target pin sets to assign layers for pins. Single commodity flow is then carried out to generate the base routes. Finally, considering target length requirement and available routing region, R-flip and C-flip are adopted to adjust the wire length. The experimental results show that the proposed method is able to obtain the routes with better wire length balance and smaller worst length error in reasonable CPU times.

Sorting-Based I/O Connection Assignment and Non-Manhattan RDL Routing for Flip-Chip Designs

Zhang Ran;Watanabe Takahiro

電気学会論文誌. C135(12)p.1535 - 15442015年-2015年

CiNii

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ISSN:0385-4221

概要:In modern VLSI designs, a flip-chip package is widely used to meet the higher integration density and the larger I/O counts of circuits. Recently the I/O buffers are mapped onto bump balls without changing the module placement using re-distribution layer (RDL) in flip-chip designs. In this research, a sorting-based I/O connection assignment and non-Manhattan RDL routing method is proposed for area I/O flip-chip designs. The approach initially assigns the I/O buffers to bump balls by sorting the Manhattan distance between them. Three kinds of pair-exchange procedures are then carried out to improve the initial assignment. Then to shorten the wire length, non-Manhattan RDL routing is adopted to connect the I/O buffers and bump balls. Finally some un-routed connections are ripped up and rerouted. The experimental results show that the proposed method is able to obtain the routes with shorter wire length in reasonable CPU times.

An Efficient Highly Adaptive and Deadlock-Free Routing Algorithm for 3D Network-on-Chip

ZENG Lian;PAN Tieyuan;JIANG Xin;WATANABE Takahiro

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences99(7)p.1334 - 13442016年-2016年

CiNii

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ISSN:0916-8508

概要:As the semiconductor technology continues to develop, hundreds of cores will be deployed on a single die in the future Chip-Multiprocessors (CMPs) design. Three-Dimensional Network-on-Chips (3D NoCs) has become an attractive solution which can provide impressive high performance. An efficient and deadlock-free routing algorithm is a critical to achieve the high performance of network-on-chip. Traditional methods based on deterministic and turn model are deadlock-free, but they are unable to distribute the traffic loads over the network. In this paper, we propose an efficient, adaptive and deadlock-free algorithm (EAR) based on a novel routing selection strategy in 3D NoC, which can distribute the traffic loads not only in intra-layers but also in inter-layers according to congestion information and path diversity. Simulation results show that the proposed method achieves the significant performance improvement compared with others.

An Online Task Placement Algorithm Based on MER Enumeration for Partially Reconfigurable Device

PAN Tieyuan;ZHU Li;ZENG Lian;WATANABE Takahiro;TAKASHIMA Yasuhiro

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences99(7)p.1345 - 13542016年-2016年

CiNii

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ISSN:0916-8508

概要:Recently, due to the development of design and manufacturing technologies for VLSI systems, an embedded system becomes more and more complex. Consequently, not only the performance of chips, but also the flexibility and dynamic adaptation of the implemented systems are required. To achieve these requirements, a partially reconfigurable device is promising. In this paper, we propose an efficient data structure to manage the reconfigurable units. And then, on the assumption that each task utilizes the rectangle shaped resources, a very simple MER enumeration algorithm based on this data structure is proposed. By utilizing the result of MER enumeration, the free space on the reconfigurable device can be used sufficiently. We analyze the complexity of the proposed algorithm and confirm its efficiency by experiments.

A Fast MER Enumeration Algorithm for Online Task Placement on Reconfigurable FPGAs

PAN Tieyuan;ZENG Lian;TAKASHIMA Yasuhiro;WATANABE Takahiro

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences99(12)p.2412 - 24242016年-2016年

CiNii

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概要:

In this paper, we propose a fast Maximal Empty Rectangle (MER) enumeration algorithm for online task placement on reconfigurable Field-Programmable Gate Arrays (FPGAs). On the assumption that each task utilizes rectangle-shaped resources, the proposed algorithm can manage the free space on FPGAs by an MER list. When assigning or removing a task, a series of MERs are selected and cut into segments according to the task and its assignment location. By processing these segments, the MER list can be updated quickly with low memory consumption. Under the proof of the upper limit of the number of the MERs on the FPGA, we analyze both the time and space complexity of the proposed algorithm. The efficiency of the proposed algorithm is verified by experiments.

High Performance Virtual Channel Based Fully Adaptive 3D NoC Routing for Congestion and Thermal Problem

JIANG Xin;LEI Xiangyang;ZENG Lian;WATANABE Takahiro

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences100(11)p.2379 - 23912017年-2017年

CiNii

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概要:

Recent Network on Chip (NoC) design must take the thermal issue into consideration due to its great impact on the network performance and reliability, especially for 3D NoC. In this work, we design a virtual channel based fully adaptive routing algorithm for the runtime 3D NoC thermal-aware management. To improve the network throughput and latency, we use two virtual channels for each horizontal direction and design a routing function which can not only avoid deadlock and livelock, but also ensure high adaptivity and routability in the throttled network. For path selection, we design a strategy that takes priority to the distance, but also considers path diversity and traffic state. For throttling information collection, instead of transmitting the topology information of the whole network, we use a 12 bits register to reserve the router state for one hop away, which saves the hardware cost largely and decreases the network latency. In the experiments, we test our proposed routing algorithm in different states with different sizes, and the proposed algorithm shows better network latency and throughput with low power compared with traditional algorithms.

Application-specific shared last-level cache optimization for low-power embedded systems

Zhao, Huatao; Ye, Jiongyao; Su, Xian; Watanabe, Takahiro

Conference Proceedings - 13th IEEE International NEW Circuits and Systems Conference, NEWCAS 20152015年08月-2015年08月 

DOIScopus

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概要:© 2015 IEEE. Modern embedded systems favor the chip multiprocessor frame to achieve higher performance, but they are restricted by the inefficient cache hierarchies. Typically, the accessing interference and improper allocation in last-level cache (LLC) shared by multiprocessors cause significant energy consumption and performance depression. In this paper, we propose a configurable and partitioned cache hierarchy where an energy-efficient runtime mechanism can well manage the shared LLC to meet application programs. This mechanism utilizes the repeated behaviors in hot subroutines of application and selects the proper partition intervals. Then, a low-power metric based configurable scheme is employed to explore the optimal allocation of given cache resources. Thus, we can provide each core with the optimal allocation information to dynamically partition the shared LLC during runtime. Experimental results for a quad-core system using the SPEC2006 benchmarks show that the cache access energy can be reduced by on average 32.5 percent compared to the equal partition scheme only with 1.3 percent performance off.

High throughput evaluation of SHA-1 implementation using unfolding transformation

Suhaili, Shamsiah Binti; Watanabe, Takahiro

ARPN Journal of Engineering and Applied Sciences11(5)p.3350 - 33552016年03月-2016年03月 

Scopus

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概要:© 2006-2016 Asian Research Publishing Network (ARPN).Hash Function is widely used in the protocol scheme. In this paper, the design of SHA-1 hash function by using Verilog HDL based on FPGA is studied to optimise both hardware resource and performance. It was successfully synthesised and implemented using Altera Quartus II Arria II GX: EP2AGX45DF29C4. In this paper, two types of design are proposed, namely SHA-1 and SHA-1unfolding. The maximum frequency of SHA-1 design is 274.2 MHz which is higher than SHA-1 unfolding that has the maximum frequency of only 174.73 MHz. However, this leads to a high throughput of the SHA1 unfolding design with 2236.54 Mbps. Besides, both designs provide a small area implementation on Arria II that requires only 423 and 548 Combinational ALUTs, 693 and 907 total register respectively.

A performance enhanced adaptive routing algorithm for 3D Network-on-Chips

Zeng, Lian; Pan, Tieyuan; Jiang, Xin; Watanabe, Takahiro

IEEE Region 10 Annual International Conference, Proceedings/TENCON2016-January2016年01月-2016年01月 

DOIScopus

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ISSN:21593442

概要:© 2015 IEEE.As the technology of semiconductor continues to develop, hundreds of cores will be deployed on a signal die in the future Chip-Multiprocessors (CMPs) design. So Three-Dimensional Network-on-Chips (3D NoCs) has become an attractive solution which can provide high performance. The network performance depends critically on the performance of routing algorithm. This paper proposes a novel adaptive routing in 3D NoC which can solve congestion not only in the intra-layers but also in inter-layers. Simulation results show that our proposed method significantly achieves the performance improvement compared with other transitional routing algorithms.

Vertical-mesh-conscious-dynamic routing algorithm for 3D NoCs

Lei, Xiangyang; Jiang, Xin; Zeng, Lian; Watanabe, Takahiro

IEEE Region 10 Annual International Conference, Proceedings/TENCON2016-January2016年01月-2016年01月 

DOIScopus

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ISSN:21593442

概要:© 2015 IEEE.In this paper, a new deadlock-free dynamic turn model named VMCD (vertical-mesh-conscious-dynamic) is proposed for higher performance in 3D NoC. On vertical meshes and odd horizontal meshes, odd-even turn model is applied, while xy routing is utilized on even horizontal meshes. According to the priority of vertical meshes and horizontal meshes, two VMCD routing algorithms are applied based on this turn model. Compared with the Z-odd-even (ZOE) and balanced-odd-even (BOE), the proposed VMCD algorithms take adaptiveness and network balance into account simultaneously and show better performance including average latency and throughput. Compared to ZOE on 8∗8∗2 and 8∗8∗4 mesh, the improvement of throughput can be up to 68.5% and 9.3% respectively for the random traffic and 14.3% and 20% respectively for the transpose traffic pattern. The performance improvement is much more remarkable compared with BOE routing algorithm.

A sorting-based micro-bump assignment for 3D ICs

Zhang, Ran; Pan, Tieyuan; Watanabe, Takahiro

ISOCC 2015 - International SoC Design Conference: SoC for Internet of Everything (IoE)p.139 - 1402016年02月-2016年02月 

DOIScopus

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概要:© 2015 IEEE.Recently RDLs (Re-Distribution Layers) and micro-bumps are widely adopted in 3D IC designs. In this research, a sorting-based micro-bump assignment method is proposed. The approach initially assigns the I/O pads to micro-bumps by sorting the Manhattan distance between them. Then single layer routing in two RDLs are carried out respectively. The experimental results show that the proposed method is able to obtain the routes with shorter total wire length in reasonable CPU times.

An online task placement algorithm based on MER enumeration for partially reconfigurable device

Pan, Tieyuan; Zhu, Li; Zeng, Lian; Watanabe, Takahiro; Takashima, Yasuhiro

IEICE Transactions on Fundamentals of Electronics, Communications and Computer SciencesE99A(7)p.1345 - 13542016年07月-2016年07月 

DOIScopus

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ISSN:09168508

概要:© 2016 The Institute of Electronics, Information and Communication Engineers.Recently, due to the development of design and manufacturing technologies for VLSI systems, an embedded system becomes more and more complex. Consequently, not only the performance of chips, but also the flexibility and dynamic adaptation of the implemented systems are required. To achieve these requirements, a partially reconfigurable device is promising. In this paper, we propose an efficient data structure to manage the reconfigurable units. And then, on the assumption that each task utilizes the rectangle shaped resources, a very simple MER enumeration algorithm based on this data structure is proposed. By utilizing the result of MER enumeration, the free space on the reconfigurable device can be used suffi-ciently. We analyze the complexity of the proposed algorithm and confirm its efficiency by experiments.

An efficient highly adaptive and deadlock-free routing algorithm for 3D network-on-chip

Zengy, Lian; Pan, Tieyuan; Jiang, Xin; Watanabe, Takahiro

IEICE Transactions on Fundamentals of Electronics, Communications and Computer SciencesE99A(7)p.1334 - 13442016年07月-2016年07月 

DOIScopus

詳細

ISSN:09168508

概要:© 2016 The Institute of Electronics, Information and Communication Engineers.As the semiconductor technology continues to develop, hundreds of cores will be deployed on a single die in the future Chip-Multiprocessors (CMPs) design. Three-Dimensional Network-on-Chips (3D NoCs) has become an attractive solution which can provide impressive high performance. An efficient and deadlock-free routing algorithm is a critical to achieve the high performance of network-on-chip. Traditional methods based on deterministic and turn model are deadlock-free, but they are unable to distribute the traffic loads over the network. In this paper, we propose an efficient, adaptive and deadlock-free algorithm (EAR) based on a novel routing selection strategy in 3D NoC, which can distribute the traffic loads not only in intra-layers but also in inter-layers according to congestion information and path diversity. Simulation results show that the proposed method achieves the significant performance improvement compared with others.

Fully adaptive thermal-aware routing for runtime thermal management of 3D network-on-chip

Jiang, Xin; Lei, Xiangyang; Zeng, Lian; Watanabe, Takahiro

Lecture Notes in Engineering and Computer Science2p.659 - 6642016年01月-2016年01月 

Scopus

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ISSN:20780958

概要:Thermal problem is an essential issue which must be taken Into account in the 3D Network-on-Chip NoC) design, because it has a great impact on not only the network performance, but also the reliability of the message transmission. Tn this work, we prescnt a fully adaptive runtime thermal-aware routing algorithm, which combines the distance, traffic state, path dhersity and the thermal impact in the path determination. By simultaneously considering all these factors, the routing algorithm can effectively balance the traffic load while keeping high adaptivity and routability, which also results in an even distribution of temperature across the network. Instead of collecting the topology information of the whole network, we utilize a 12 bits register to reserve the router state for one hop away, which saves the hardware cost largely and decreases the network latency. The simulation results show our proposed routing algorithm can improve the latency and energy consumption by comparing with other previously proposed thermal-aware routing schemes, and the improvement is more remarkable in large scale networks.

Development of interatomic potential of group IV alloy semiconductors for lattice dynamics simulation

Tomita, M.; Tomita, M.; Tomita, M.; Ogura, A.; Watanabe, T.

ECS Transactions75(8)p.785 - 7942016年01月-2016年01月 

DOIScopus

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ISSN:19385862

概要:© The Electrochemical Society.We have newly developed the interatomic potential of Si, Ge or Ge, Sn mixed systems to reproduce the lattice constant, phonon frequency, and phonon dispersion relations in the bulk pure group IV crystal and group IV alloys by molecular dynamics (MD) simulation. The phonon dispersion relation is derived from the dynamical structure factor which is calculated by the space-time Fourier transform of atomic trajectories in MD simulation. The newly designed potential parameter set reproduces the experimental data of lattice constant and phonon frequency in Si, Ge, Sn, and SiGe. Furthermore, the Sn concentration dependence of the phonon frequency, which are not yet clarified, is calculated with three type assumptions of lattice constant in GeSn alloy. This work enables us to predict the elastic and phonon related properties of bulk group IV alloys.

A fast MER enumeration algorithm for online task placement on reconfigurable FPGAs

Pan, Tieyuan; Zeng, Lian; Takashima, Yasuhiro; Watanabe, Takahiro

IEICE Transactions on Fundamentals of Electronics, Communications and Computer SciencesE99A(12)p.2412 - 24242016年12月-2016年12月 

DOIScopus

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ISSN:09168508

概要:Copyright © 2016 The Institute of Electronics, Information and Communication Engineers.In this paper, we propose a fast Maximal Empty Rectangle (MER) enumeration algorithm for online task placement on reconfigurable Field-Programmable Gate Arrays (FPGAs). On the assumption that each task utilizes rectangle-shaped resources, the proposed algorithm can manage the free space on FPGAs by an MER list. When assigning or removing a task, a series of MERs are selected and cut into segments according to the task and its assignment location. By processing these segments, the MER list can be updated quickly with low memory consumption. Under the proof of the upper limit of the number of the MERs on the FPGA, we analyze both the time and space complexity of the proposed algorithm. The efficiency of the proposed algorithm is verified by experiments.

High performance virtual channel based fully adaptive thermal-aware routing for 3D NoC

Jiang, Xin; Lei, Xiangyang; Zeng, Lian; Watanabe, Takahiro

Proceedings - International Symposium on Quality Electronic Design, ISQEDp.289 - 2952017年05月-2017年05月 

DOIScopus

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ISSN:19483287

概要:© 2017 IEEE. The thermal problem is a challenge in recent Network on Chip (NoC) designs due to its great impact on the network performance and reliability, especially for 3D NoC. In this work, we design a virtual channel based fully adaptive routing algorithm for the runtime 3D NoC thermal-aware management. For throttling information collection, instead of transmitting the topology information of the whole network, we use a 12 bits register to reserve the router state for one hop away instead of transmitting the topology information of the whole network. It saves the hardware cost largely and decreases the network latency. To ensure deadlock and livelock free and minimize the hardware overhead, we only use two virtual channels for each horizontal channel to achieve full adaptivity and high routability. For path selection, we design a strategy that takes priority to the distance, but also consider path diversity and traffic state. Experimental results show that the proposed algorithm shows better network latency and throughput with low power compared with traditional algorithms.

Anomalous Seebeck coefficient observed in silicon nanowire micro thermoelectric generator

Hashimoto, S.; Asada, S.; Xu, T.; Oba, S.; Himeda, Y.; Yamato, R.; Matsukawa, T.; Matsuki, T.; Matsuki, T.; Watanabe, T.

Applied Physics Letters111(2)2017年07月-2017年07月 

DOIScopus

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ISSN:00036951

概要:© 2017 Author(s). We have found experimentally an anomalous thermoelectric characteristic of an n-type Si nanowire micro thermoelectric generator (μTEG). The μTEG is fabricated on a silicon-on-insulator wafer by electron beam lithography and dry etching, and its surface is covered with a thermally grown silicon dioxide film. The observed thermoelectric current is opposite to what is expected from the Seebeck coefficient of n-type Si. The result is understandable by considering a potential barrier in the nanowire. Upon the application of the temperature gradient across the nanowire, the potential barrier impedes the diffusion of thermally activated majority carriers into the nanowire, and it rather stimulates the injection of thermally generated minority carriers. The most plausible origin of the potential barrier is negative charges trapped at the interface between the Si nanowire and the oxide film. We practically confirmed that the normal Seebeck coefficient of the n-type Si nanowire is recovered after the hydrogen forming gas annealing. This implies that the interface traps are diminished by the hydrogen termination of bonding defects. The present results show the importance of the surface inactivation treatment of μTEGs to suppress the potential barrier and unfavorable contribution of minority carriers.

Behavior-Aware cache hierarchy optimization for low-power multi-core embedded systems

Zhao, Huatao; Zhao, Huatao; Luo, Xiao; Zhu, Chen; Watanabe, Takahiro; Zhu, Tianbo

Modern Physics Letters B31(19-21)2017年07月-2017年07月 

DOIScopus

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ISSN:02179849

概要:© 2017 World Scientific Publishing Company. In modern embedded systems, the increasing number of cores requires efficient cache hierarchies to ensure data throughput, but such cache hierarchies are restricted by their tumid size and interference accesses which leads to both performance degradation and wasted energy. In this paper, we firstly propose a behavior-Aware cache hierarchy (BACH) which can optimally allocate the multi-level cache resources to many cores and highly improved the efficiency of cache hierarchy, resulting in low energy consumption. The BACH takes full advantage of the explored application behaviors and runtime cache resource demands as the cache allocation bases, so that we can optimally configure the cache hierarchy to meet the runtime demand. The BACH was implemented on the GEM5 simulator. The experimental results show that energy consumption of a three-level cache hierarchy can be saved from 5.29% up to 27.94% compared with other key approaches while the performance of the multi-core system even has a slight improvement counting in hardware overhead.

An adaptive routing algorithm based on network partitioning for 3D Network-on-Chip

Dai, Jindun; Jiang, Xin; Watanabe, Takahiro

IEEE CITS 2017 - 2017 International Conference on Computer, Information and Telecommunication Systemsp.229 - 2332017年09月-2017年09月 

DOIScopus

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概要:© 2017 IEEE. This paper presents an efficient routing algorithm for 3D meshes without virtual channels. The proposed routing algorithm is extended from 2D east-first routing algorithm and based on network partitioning. It is proven that the proposed method is free from deadlock. In comparison of previous routing algorithms, the average degree of adaptiveness is higher. This feature contributes to higher communication efficiency. Experimental results show that the proposed method can achieve lower communication latency and higher throughput over other traditional methods.

High performance virtual channel based fully adaptive 3D NoC routing for congestion and thermal problem

Jiang, Xin; Lei, Xiangyang; Zeng, Lian; Watanabe, Takahiro

IEICE Transactions on Fundamentals of Electronics, Communications and Computer SciencesE100A(11)p.2379 - 23912017年11月-2017年11月 

DOIScopus

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ISSN:09168508

概要:Copyright © 2017 The Institute of Electronics, Information and Communication Engineers. Recent Network on Chip (NoC) design must take the thermal issue into consideration due to its great impact on the network performance and reliability, especially for 3D NoC. In this work, we design a virtual channel based fully adaptive routing algorithm for the runtime 3D NoC thermal-aware management. To improve the network throughput and latency, we use two virtual channels for each horizontal direction and design a routing function which can not only avoid deadlock and livelock, but also ensure high adaptivity and routability in the throttled network. For path selection, we design a strategy that takes priority to the distance, but also considers path diversity and traffic state. For throttling information collection, instead of transmitting the topology information of the whole network, we use a 12 bits register to reserve the router state for one hop away, which saves the hardware cost largely and decreases the network latency. In the experiments, we test our proposed routing algorithm in different states with different sizes, and the proposed algorithm shows better network latency and throughput with low power compared with traditional algorithms.

書籍等出版物

Robot Soccer 〜 Chapter.1 The real-time and embedded soccer robot control system

C. Li, T. Watanabe, Z. Wu, H. Li and Y. Huangfu (Edited by Vladan Papić )

Sciyo, Vienna, Austria2010年 01月-

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ISBN:978-953-307-036-0

デジタル論理回路の基礎

笹尾勤,渡邊孝博,見山友裕,澤田直,橋本浩二

(財)福岡県産業・科学技術振興財団 システムLSI部2007年 04月-

回路設計・物理設計の基礎知識

井上靖秋,渡邊孝博,淡野公一,築添明

(財)福岡県産業・科学技術振興財団2005年 04月-

情報工学実験及び演習Ⅰ テキスト

古賀和利,中村秀明,伊藤暁,山口静馬,石川昌明,久長穣,渡邊孝博

山口大学工学部知能情報システム工学科2003年 09月-

最新VLSIの開発設計とCAD 第7章

渡邊孝博 (大附辰夫、後藤敏 監修)

ミマツデータシステム1994年-

講演・口頭発表等

Via数削減による大規模LSIレイアウトの高速DRC手法

情報処理学会 システムLSI設計技術研究会(SLDM)2011年01月10日

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口頭発表(一般)

ネットワークオンチップによるBPニューラルネットワークの一構成法

電子情報通信学会2008年総合大会2008年03月

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口頭発表(一般)

An Adaptive Adjustable Routing Algorithm for 3D Network-on-Chop

Ma W., Watanabe T.

電子情報通信学会総合大会(電子情報通信学会)2018年03月

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国内会議口頭発表(一般)

外部研究資金

科学研究費採択状況

研究種別:基盤研究(C)

IPを用いたタイルベースNoCのシステムの構成と設計技術に関する研究

2011年-2013年

研究分野:計算機システム・ネットワーク

配分額:¥5200000

研究種別:基盤研究(C)

実数値系列を用いたスペクトル拡散通信方式のディジタル化に関する研究

1998年-1999年

研究分野:情報通信工学

配分額:¥2500000

研究種別:一般研究(C)

アナログ・デジタル混載型大規模集積回路の計算機支援設計の研究

1995年-1996年

研究分野:電子デバイス・機器工学

配分額:¥1400000

研究種別:

トラフィックパターンの変動にロバストなNoCシステムの研究

2018年-0月-2021年-0月

配分額:¥3510000

研究種別:

IPを用いたタイルベースNoCのシステムの構成と設計技術に関する研究

2011年-0月-2014年-0月

配分額:¥5200000

研究種別:

実数値系列を用いたスペクトル拡散通信方式のディジタル化に関する研究

配分額:¥2500000

研究種別:

アナログ・デジタル混載型大規模集積回路の計算機支援設計の研究

配分額:¥1400000

研究資金の受入れ状況

実施形態:その他

ICTアプリケーションLSI IPとその先端的設計支援技術2007年-

実施形態:その他

システムLSIプロトタイピングベース設計環境2003年-2007年

実施形態:受託教育

通信用SoCのシステムレベル設計手法2003年-2008年

実施形態:受託教育

μプロセッサの効率的設計法1999年-2002年

実施形態:受託教育

アナログLSIのCAD1990年-1998年

学内研究制度

特定課題研究

Traffic-Congestion-Aware Routing Strategy for 2D/3D NoC

2019年度

研究成果概要:NoC(Network-on-Chip)は、コア間のパケット通信をオンチップ・ネットワークによって処理することで、スケーラビリティと通信性能の向上を目指し、大規模なマルチコアシステムを実現するものである。本研究の目的は、通信量が増...NoC(Network-on-Chip)は、コア間のパケット通信をオンチップ・ネットワークによって処理することで、スケーラビリティと通信性能の向上を目指し、大規模なマルチコアシステムを実現するものである。本研究の目的は、通信量が増大して局所的な通信混雑が発生した場合でも良好な性能を発揮できるNoCルーティング機構を開発することである。具体的には、トラフィックパターンに応じた混雑状況の検出機構、ホットスポット・トラフィックパターンでの混雑とアルゴリズム性能との関係分析、および、低コストな混雑検出回路を提案した。また、NoCに故障がある場合にその故障部分を回避するルーティング手法についても取り組んだ。研究成果は4件の査読付き国際会議論文として発表した。 

システムLSIの超短期設計のための基礎技術に関する研究

2004年度共同研究者:吉村猛, 木村晋二, 土井伸洋

研究成果概要: システムLSIの超短期設計実現を目標に,特に以下の研究を行った.(1) 新デバイス構造LSとして,ラッチベースの回路構成を提案し,回路のタイミング最適化と動作高速化が実現することを示した. この成果は電子情報通信学会論文誌E... システムLSIの超短期設計実現を目標に,特に以下の研究を行った.(1) 新デバイス構造LSとして,ラッチベースの回路構成を提案し,回路のタイミング最適化と動作高速化が実現することを示した. この成果は電子情報通信学会論文誌Eに掲載された.(2) 浮動小数点処理を固定小数点処理に自動変換するアルゴリズムを提案し,アルゴリズムのハードウェア化においての面積縮小と 動作速度向上が可能であることを示した.本成果は第12回SASIMI (Synthesis And System Integration of Mixed Information tech.) ワークショップに採択,掲載された.(3) 超大規模回路を実用的な時間で設計するための回路分割手法を提案し,任意数への分割アルゴリズムを作成した. この成果は第6回IEEE広島支部学生シンポジウムで発表した.(4) システムLSIのCPUコアへの利用を目的にμプロセッサのFPGA-IPを設計した.また,プロセッサをユーザの仕様に応じてカスタマイズ するための設計環境を試作した.これらの成果は電気・情報関連学会中国支部連合大会,情報処理学会九州支部シンポジウム等で発表した. また,北九州学術研究都市で行われた産学連携フェアにて展示した.(5) 大規模なハードウェア・システムを合理的な規模の複数FPGAで実現し,FPGAエミュレーションを容易にするための分割・実装手法を 提案した.この成果は電子情報通信学会総合大会にて発表した. 以上,システムLSIの実機検証を含めて設計期間を短縮するための基礎技術 ならびに より高性能な回路を実現するための回路構成を研究し,成果を公開した.今後はこれら基礎技術の各々を改良し,更に性能を向上させると共に,超短期設計のための一貫した設計フローとして統合化を図っていくことが課題である.

マルチプロセッサSoCを指向したRip-up IP利用設計

2007年度

研究成果概要:本研究テーマでは,システムの仕様に応じてカスタマイズできるIPとその利用設計環境を研究開発し,さらに,複数のカスタマイズ可能プロセッサIPの組合せによるマルチプロセッサSoC型の高性能システムの実現を目的として行なった.具体的には...本研究テーマでは,システムの仕様に応じてカスタマイズできるIPとその利用設計環境を研究開発し,さらに,複数のカスタマイズ可能プロセッサIPの組合せによるマルチプロセッサSoC型の高性能システムの実現を目的として行なった.具体的には以下のとおり.1. カスタマイズ可能IP“Rip-up IP”とその設計支援環境の研究(1)プロセッサを例に機能の削除・追加が容易なIPである“Rip-upIP”を開発した. (2)x86命令互換プロセッサのRip-upIPを作成し,評価実験を行った. FPGA実装時の回路規模と動作周波数では期待通りの値を得たが,命令削減による論理ブロックのトグル数上昇と動作周波数が高くなったことから,省電力効果は不十分であった.パワーゲーティングなどの低電力機構を導入することによって解決できる. (3)カスタマイズ設計支援環境“WIPER”を開発した.Rip-upIPのソース記述形式を定義してIPライブラリ化を行い,GUIベースのカスタマイズ作業支援ツールを開発した.2.MPSoC構成とその発展形NoCの研究MPSoCをFPGAのソフトIPコアを利用して実験した.さらに,通信バスの代わりにネットワークでコア間通信を行なうNoC (Network on a Chip)について研究した. (1)Altera社製FPGAのソフトコアであるNIOSプロセッサを用いて,制御システムを題材にMPSoCの構成実験を行なった.従来のDSP+プロセッサ構成を,様々な組合せの2プロセッサ構成に置き換え,設計効率や性能等を比較検討した.(2)MPSoCの将来形として,プロセッサやメモリなどの機能ユニットをコアとし,各コアはルータを有してチップ上ネットワークで結合されるNoCについて研究した.今年度は特に低電力化をキーワードに, ネットワークのルーティング問題およびスリープ制御機構による消費電力削減機構を研究した.

カスタマイズIPによる高性能マルチプロセッサSoCの効率的設計手法

2008年度

研究成果概要: 本研究では,前年度までに研究してきた「カスタマイズできるプロセッサIPとそのカスタマイズ設計環境」を用いて,マルチプロセッサSoC (以下 MPSoC *1)を構築する設計手法の検討,具体的なアプリケーションを対象にMPSoCを... 本研究では,前年度までに研究してきた「カスタマイズできるプロセッサIPとそのカスタマイズ設計環境」を用いて,マルチプロセッサSoC (以下 MPSoC *1)を構築する設計手法の検討,具体的なアプリケーションを対象にMPSoCをFPGAで試作し評価すること,および,MPSoCの今後の発展形として幅広い分野の応用が期待されているNoC(*2)の構成法の研究を行った.また,IPの最適化設計にAI手法を導入した新しい試みとSoCの高性能・低電力化を達成するためのプロセッサアーキテクチャを並行して研究した.具体的な研究内容と成果は以下の通りである.成果は国際会議等で論文発表した.(*1 MPSoC : Multi-Processor System on a Chip *2 NoC : Network on Chip)(1)カスタマイズ可能IP“Rip-up IP”としてCOMET,x86互換,MiniMIPSの3種類のプロセッサIPを開発し,IP設計支援環境“WIPER” を用いてカスタマイズし,FPGA実装して,回路規模,処理性能,消費電力等の評価を行った.(2)MPSoCの性能を予測するための一手法として,FPGAを用いたマルチプロセッサシステムを試作した.アプリケーションはJPEG エンコーダ・システムで,AlteraFPGAにハードウェアおよびJPEGソフトウェアを実装した.1プロセッサから4プロセッサまでの 構成で,タスク分担や設計方法の工夫を行い,性能比較を行った.(3)SoC上の複数コアの各々にルータを取り付け,ネットワークで信号伝送するNoCを用いて,NeuralNetworkのハードウェア化の アーキテクチャを提案し,NoCシミュレータによる性能評価実験とFPGAによる消費電力見積もりなどの評価を行った.(4)SoCのためのIP利用をさらに促進させるためには,優れたIPが効率よく開発される必要がある.複数個の設計制約条件下でAI手法 を用いてをIPの最適設計ができるシステムを研究した.改良型GAを提案し,小規模な論理回路を例に,複数条件に対して最適設計 が得られることをシミュレーション実験で確認した.(5)プロセッサの高性能化の一ボトルネックである,分岐命令からの回復処理を高速化するハードウェア機構を提案し, シミュレーションで評価実験を行った.

カスタマイズ可能IPを用いたSoC実現手法とその応用システム構築に関する研究

2009年度

研究成果概要:本研究ではカスタマイズ可能なIPリソースを利用したSoC(System on a Chip)およびNoC(Network on a Chip)の設計方式を研究するとともに、カスタマイズ作業とその支援環境方式を開発評価することを目的...本研究ではカスタマイズ可能なIPリソースを利用したSoC(System on a Chip)およびNoC(Network on a Chip)の設計方式を研究するとともに、カスタマイズ作業とその支援環境方式を開発評価することを目的に行った。 カスタマイズ可能なIPとして、Rip-upIPと呼ぶ方式を既に開発しているが、今年度はIP種類の拡大を狙って、DSPのIP化とそのカスタマイズ方式、ビット幅をパラメータとするカスタマイズ処理を研究し、これに対応するように設計環境改良の設計を行った。特にカスタマイズ可能なDSPのテーマでは、従来のインストラクションレベルでカスタマイズする方式から、アルゴリズムレベルでカスタマイズする方式を検討し、IP利用者にとっての使いやすさの向上を目指した。この手法はIPの利用度をさらに高めることができ、また、カスタマイズ可能IPの品種数を拡大することにもつながる。 SoCについては、DSPとプロセッサから構成された組込システムをモチーフにして、DSPの代わりに複数のプロセッサIPからなるマルチプロセッサシステムを設計し、FPGA上に実装して、設計効率や性能を評価した。また、NoCについては、二次元平面上に配置されたIPコア間のネットワーク構造(トポロジ)、ルータ回路、および ルーティング戦略を検討し、レイテンシ、スループット、消費電力などの観点から評価し、有効なNoCの構成を明らかにした。ここで評価のための具体的事例としては、ANN(Artificial Neural Network)を想定した。これらの研究を通して、大規模なシステムを構築するのに必要なIP群と性能、カスタマイズ要求の条件を検討した。 一方、有力なIPセットを提供することも重要である。そこで、プロセッサIPの高性能化とIP設計に利用される基本回路の生成に関わる研究を平行して行った。前者ではIPの低消費電力を目標に、特にキャッシュ構造の新方式を提案し、シミュレーションにより効果を確認した。後者ではGAを用いた新しい回路生成・最適化方式を提案し、実験で良質な回路が生成できることを実験的に確認した。 以上の研究成果は別項の研究成果発表で記すように、随時、国際会議や学術雑誌等で発表した

カスタマイズ可能なIPを用いたSoC設計とその応用システムの構成

2010年度

研究成果概要:本課題の研究項目は次の3点からなる:(1)Rip-up IPとカスタマイズ設計利用環境の開発、(2)Rip-up IPによるSoC/NoCアーキテクチャの研究、(3)応用分野の研究。今年度は特に(1)に重点を置いてカスタマイズ手法...本課題の研究項目は次の3点からなる:(1)Rip-up IPとカスタマイズ設計利用環境の開発、(2)Rip-up IPによるSoC/NoCアーキテクチャの研究、(3)応用分野の研究。今年度は特に(1)に重点を置いてカスタマイズ手法の確立を図ることとし、その上で、(2)の大規模SoC/NoCアーキテクチャ検討を行った。(1)では、Rip-upIP方式のプロセッサIPの命令レベルのカスタマイズおよびプロセッサを利用するアプリケーションの機能レベルのカスタマイズを実験した。アプリケーションに用いられるアルゴリズムを機能ととらえ、該当機能を実現するのに必要な命令集合を抽出することで、既開発の命令レベルカスタマイズ処理を利用する。DSPをモチーフにして、機能レベルカスタマイズが可能であることを確認した。この機能レベル処理に伴い、Rip-upIPを用いる設計利用環境“WIPER”の改良を行った。すなわち、C記述のアプリケーションと対象とするプロセッサIPの全命令セットとから必要な命令のサブセットを生成する処理部を改良し、“WIPER-Ⅱ”とした。次に、アプリケーションアルゴリズムと汎用のプロセッサIPを入力として、カスタマイズに至る一連の処理フローの確立と、適用分野の拡大を図ることを目的に、商用ツールの調査を行った。調査の結果、特定用途プロセッサ(ASIP:Application Specific Instruction-set Processor)の自動生成ツールであるASIP-Meister(ASIPソリューションズ社製)をRip-upIPライブラリ作成に利用することを提案し、WIPERシステムと繋ぐための開発作業を開始した。(2)では、マルチプロセッサSoC (MPSoC)の発展的な応用としてNoC(Network-on-Chip)を採り上げ、応用分野に適したアーキテクチャ検討と、性能向上のためのルーティング方式およびルータ回路の試作と評価を行った。応用としてはニューラルネットワーク(NN)のハードウェア化に着目し、NoCにNNを実装するための手法、拡張性、処理性能、電力を評価した。既存のハードウェアNNと比べて、これら評価の上で優れていることが明らかにされ、成果を学会論文および国際会議等で報告した。

NoCベース高性能演算処理システムの構成方式と設計技術に関する研究

2014年度

研究成果概要:VLSIシステムの大規模化と高性能化の要求に対処するため、設計技術やデバイス技術など様々な観点から研究が行われている。VLSI構成方式の点からネットワークオンチップ(NoC)が、また、デバイス構造の点から3次元化が着目されている。...VLSIシステムの大規模化と高性能化の要求に対処するため、設計技術やデバイス技術など様々な観点から研究が行われている。VLSI構成方式の点からネットワークオンチップ(NoC)が、また、デバイス構造の点から3次元化が着目されている。本研究では3次元NoCに着目し、そのアーキテクチャと高性能なネットワーク処理を可能にするルーティング機構を研究開発した。シミュレーション実験の結果、提案する3次元NoCは従来アーキテクチャに比べて一層の低消費電力化、低レイテンシ化、高スループット化を達成できることが確認できた。また、信頼性向上のために耐故障機構を組み込み、NoCのノードやリンクに故障が発生した場合でも有効に対応できることを確認した。 VLSI systems become larger and larger and their performance requrement is more and more sever. To meet such situation, Network-on-Chip(NoC) and Three Dimentional(3D) VLSI are very attractive. This research focuses on 3D NoC, where NoC Architecture and network topologies  are studied. Experimental results by simulation show that the proposed NoC architecture has lower latency and higher throuput compared to the traditional NoC. Furthermore, Fault-tolerancy is also implemented for higher reliability of NoC.

LSI/PCBの自動配線アルゴリズムに関する研究

2016年度共同研究者:蒋 欣, 潘 鉄源, 張 子驕

研究成果概要:  集積回路の設計において回路動作や性能に影響を与える配線設計は重要である。そのために複数ネットの配線長を揃える等長配線の自動化手法があるが、バス配線やクロック配線での遅延やスキュをより高精度に考慮するために、ペア配線の...  集積回路の設計において回路動作や性能に影響を与える配線設計は重要である。そのために複数ネットの配線長を揃える等長配線の自動化手法があるが、バス配線やクロック配線での遅延やスキュをより高精度に考慮するために、ペア配線の対称性も問題となっている。本研究では多層配線においてペア配線を対象形状にする手法を研究した。配線経路探索では、最大フローアルゴリズムを利用して効率よく所望の経路を探索する。対称形状の評価のために、配線長、配線折曲数、配線方向の関数である対称度(symmetrical rate)を定義した。実験の結果、提案手法による配線経路は対称度か高く、少ない配線層で、経路探索時間も従来手法と比べて短縮できることが示された。 

ミクスト・シグナルLSIの対称制約条件付き配線手法の研究

2017年度共同研究者:周 亭宇, 戴 Jindun, 黄 洪逸

研究成果概要:ミクスト・シグナルLSIでは信号の干渉や遅延など配線設計に起因する問題が顕著になっている。この問題を解決するため我々は「対称度」なる評価関数を導入し、対称制約を維持できる配線手法を提案した。今回は評価関数について(1)重み係数の影...ミクスト・シグナルLSIでは信号の干渉や遅延など配線設計に起因する問題が顕著になっている。この問題を解決するため我々は「対称度」なる評価関数を導入し、対称制約を維持できる配線手法を提案した。今回は評価関数について(1)重み係数の影響、 (2)配線障害物がある場合の効果 を検証した。その結果、配線障害物がない場合には、人手設計と同等な経路が得られ、評価関数が機能することが示された。障害物がある場合、一層配線では評価関数の効果が認められるが、配線層数が増えるにつれて経路候補が多くなるため、対称度が同じでも対称性が乏しい配線結果が発生することが判った。今後の課題は配線層数や配線層毎の評価を組み入れることである。

動的再構成可能デバイスによるオンライン・タスク配置問題の効率的解法

2018年度共同研究者:周 亭宇

研究成果概要:動的再構成可能プロセッサ(以下DRP)ではタスクを論理要素に割り当てて並列演算処理し、また、処理が完了したタスクは論理要素群から解放し、そこに別のタスクを割り当てて再利用することができる。オンラインタスク配置問題とは、DRPを効率...動的再構成可能プロセッサ(以下DRP)ではタスクを論理要素に割り当てて並列演算処理し、また、処理が完了したタスクは論理要素群から解放し、そこに別のタスクを割り当てて再利用することができる。オンラインタスク配置問題とは、DRPを効率よく使用しスループットを向上させるために、タスクの処理順序とDRP上の割り当てを最適化する問題である。割り当て問題については、DRP上の領域を管理するデータ構造MERを改良し、再利用可能領域の抽出の高速化手法を提案した。処理順序の最適化については、タスク間に一方向性の通信が存在する場合についてタスク処理順序グラフを定義し、効率の良い処理順序の決定手法を提案した。成果は国際会議等で発表した。

現在担当している科目

科目名開講学部・研究科開講年度学期
コンピュータアーキテクチャ大学院情報生産システム研究科2020秋学期
ASIC自動設計研究(修士) 春大学院情報生産システム研究科2020春学期
ASIC自動設計研究(修士) 秋大学院情報生産システム研究科2020秋学期
ASIC自動設計研究(修士論文)大学院情報生産システム研究科2020通年
ASIC自動設計特論大学院情報生産システム研究科2020秋学期
低消費電力設計技術大学院情報生産システム研究科2020秋学期
ディジタルLSIアーキテクチャ大学院情報生産システム研究科2020春学期
ASIC自動設計演習A大学院情報生産システム研究科2020秋学期
ASIC自動設計演習B大学院情報生産システム研究科2020春学期
ASIC自動設計演習C大学院情報生産システム研究科2020春学期
ASIC自動設計演習D大学院情報生産システム研究科2020秋学期
ASIC自動設計研究(博士) 春大学院情報生産システム研究科2020春学期
ASIC自動設計研究(博士) 秋大学院情報生産システム研究科2020秋学期
ASIC自動設計研究(博士論文)大学院情報生産システム研究科2020通年

作成した教科書・教材・参考書

回路設計・物理設計の基礎知識

2005年04月

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概要:(財)福岡県産業・科学技術振興財団 福岡システムLSIカレッジにて使用する講習テキスト(共同執筆)r

情報工学実験及び演習1テキスト

2003年09月

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概要:情報工学系学部実験の手引書(共同執筆)

知能情報システム工学実験の手引き

1994年03月

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概要:情報システム系学部実験の手引書,特に,電子回路実験の章の執筆担当

教育方法・教育実践に関する発表、講演等

ディジタル信号処理教育に関する講演

2002年07月

詳細

概要:著者: 平林晃,渡邊孝博,松元隆博,浜本義彦,石川昌明r題目: ”山口大学工学部におけるディジタル信号処理教育-学部3年次後期における学生実験の構想-,”r      平成14年度工学・工業教育研究講演会講演論文集, pp.95-96, July. 2002r      (工学院大学, 東京都新宿区).

LSI設計教育に関する講演

2002年07月

詳細

概要:著者: 松元隆博,村永聡,渡邊孝博,平林晃,棚田嘉博,石川昌明r題目:  ”山口大学工学部におけるLSI設計教育 -学部3年次後期における学生実験の構想-,” r      平成14年度工学・工業教育研究講演会講演論文集, pp.93-94, July. 2002r       (工学院大学, 東京都新宿区).