Last Modified2017/02/01

Name

SHI, Youhua

Official Title

Professor

AffiliationFaculty of Science and Engineering

(School of Fundamental Science and Engineering)

Contact Information

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Mail Address
shi@waseda.jp

Address・Phone Number・Fax Number

Address
3-4-1 Okubo, Shinjuku, Tokyo 169-8555 Japan
Phone Number
+81-3-5286-3400

URL

Web Page URL

http://www.eps.sci.waseda.ac.jp/teachers_popup/shi.html

Grant-in-aids for Scientific Researcher Number
70409655

Sub-affiliation

Sub-affiliation

Faculty of Science and Engineering(Graduate School of Fundamental Science and Engineering)

Educational background・Degree

Educational background

-2005 Waseda University Graduate School, Division of Engineering

Academic Society Joined

IPSJ

IEICE

Award

IEEK Best Paper Award

2012/11

Research Field

Keywords

Reliable and fault-tolerant computing, Cryptography, Video Processing

Grants-in-Aid for Scientific Research classification

Informatics / Calculations of Informatics / Computer system

Engineering / Electrical and electronic engineering / Electron device/Electronic equipment

Research interests Career

LSI design and CAD

Current Research Theme Keywords:LSI, SoC, CAD

Individual research allowance

Paper

Floorplan Driven Architecture and High-level Synthesis Algorithm for Dynamic Multiple Supply Voltages

Shin-ya Abe, Youhua Shi, Kimiyoshi Usami, Masao Yanagisawa, and Nozomu Togawa

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences Vol. E96-A(No. 12) p.2597 - 26112013/12-

Scan-based attack on AES through round registers and its countermeasure

Youhua Shi, N. Togawa, and M. Yanagisawa

IEICE Trans. on Fundamentals of Electronics Communications and Computer Science Vol. E95-A(No.12) p.2338 - 23462012/12-

DOI

MH4 : multiple-supply-voltages aware high-level synthesis for high-integrated and high-frequency circuits for HDR architectures

Shin-ya Abe, Youhua Shi, Masao Yanagisawa, Nozomu Togawa

IEICE Electronics Express 9(17) p.1414 - 14222012/09-

DOI

Robust Secure Scan Design Against Scan-Based Differential Cryptanalysis

Shi, Youhua;Togawa, Nozomu;Yanagisawa, Masao;Ohtsuki, Tatsuo

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS 20(1) p.176 - 1812012-2012

DOIWoS

Detail

ISSN:1063-8210

Improved Launch for Higher TDF Coverage With Fewer Test Patterns

Shi, Youhua;Togawa, Nozomu;Yanagisawa, Masao;Ohtsuki, Tatsuo

IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS 29(8) p.1294 - 12992010-2010

DOIWoS

Detail

ISSN:0278-0070

X-Handling for Current X-Tolerant Compactors with More Unknowns and Maximal Compaction

Youhua Shi, Nozomu Togawa, Masao Yanagisawa and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer Science E92-A(12) p.3119 - 31272009/12-

DOI

Unified Dual-Radix Architecture for Scalable Montgomery Multiplications in GF(P) and GF(2n)

Kazuyuki Tanimura, Ryuta Nara, Shunitsu Kohara, Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer Science E92-A(9) p.2304 - 23172009/09-

DOI

A Unified Test Compression Technique for Scan Stimulus and Unknown Masking Data with No Test Loss

Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer Science E91-A(12) p.3514 - 35232008/12-

DOI

A Secure Test Technique for Pipelined Advanced Encryption Standard

Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer Science E91-D(3) p.776 - 7802008/03-

DOI

Lecture And Oral

A Score-Based Classification Method for Identifying Hardware-Trojans Inserted/Free Gate-Level Netlists

Design, Automation & Test in Europe (DATE)2015/03/11

Detail

Oral presentation(general)

Secure Scan Design Using Improved Random Order and its Evaluations

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014/11/19

Detail

Poster presentation

An Area-Overhead-Oriented Monitoring-Path Selection Algorithm for Suspicious Timing Error Prediction

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014/11/19

Detail

Oral presentation(general)

In-situ Timing Monitoring Methods for Variation-Resilient Designs

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014/11/20

Detail

Oral presentation(general)

InTimeTune: A Throughput Driven Timing Speculation Architecture for Overscaled Designs

ACM/EDAC/IEEE Design Automation Conference2014/06/04

Detail

Poster presentation

Throughput Driven Check Point Selection in Suspicious Timing Error Prediction based Designs

IEEE Latin American Symposium on Circuits and Systems (LASCAS)2014/02/27

Detail

Oral presentation(general)

Secure Scan Design with Dynamically Configurable Connection

IEEE Pacific Rim International Symposium on Dependable Computing2013/12/04

Detail

Oral presentation(general)

Predication based Timing Speculation Technique for Throughput Improvement

International Conference on Integrated Circuits, Design, and Verification2013/11/16

Detail

Oral presentation(general)

Floorplan Driven Architectures and High-level Synthesis Algorithm for Dynamic Multiple Supply Voltages

ACM/EDAC/IEEE Design Automation Conference2013/06/05

Detail

Poster presentation

Concurrent Faulty Clock Detection for Crypto Circuits Against Clock Glitch Based DFA

IEEE International Symposium on Circuits and Systems2013/05/21

Detail

Oral presentation(general)

DR24 An Energy-efficient High-level Synthesis Algorithm Incorporating Interconnection Delays and Dynamic Multiple Supply Voltages

IEEE International Symposium on VLSI Design, Automation and Test2013/04/22

Detail

Oral presentation(general)

Suspicious Timing Error Detection and Recovery with In-Cycle Clock Gating

IEEE International Symposium on Quality Electronic Design (ISQED)2013/03/05

Detail

Poster presentation

State Dependent Scan Flip-Flop with Key-Based Configuration against Scan-Based Side Channel Attack on RSA Circuit

IEEE Asia Pacific Conference on Circuits and Systems2012/12/05

Detail

Oral presentation(general)

Dynamically Changeable Architecture against Scan-Based Side Channel, Attack Using State Dependent Scan Flip-Flop on RSA Circuit

IEEE International SoC Design Conference2012/11/06

Detail

Oral presentation(general)

Research Grants & Projects

Grant-in-aids for Scientific Research Adoption Situation

Research Classification:

Research on delay test techniques for ultra-low power designs

2011-2013

Allocation Class:¥4420000

Research Classification:

Design Methods for Crypto LSI Implementations and Testing

2009-2011

Allocation Class:¥4680000

Research Classification:

Automatic False Path Identification and Test Synthesis System Development to Avoid Overtesting

2007-2009

Allocation Class:¥3770000

On-campus Research System

Special Research Project

システムオンチップのテスト容易化設計に関する研究

2005

Research Results Outline:LSIの超大規模化・超微細化により、情報システム全体をワン・チップ上に実現することが可能になった。しかし、高集積化により故障をチェックするべき点が増えLSIの超大規模化・超微細化により、情報システム全体をワン・チップ上に実現することが可能になった。しかし、高集積化により故障をチェックするべき点が増え、各点の故障をテストするパターンの数は増加し、製造されたチップが正常に動作するか否かを調べるテスト...LSIの超大規模化・超微細化により、情報システム全体をワン・チップ上に実現することが可能になった。しかし、高集積化により故障をチェックするべき点が増え、各点の故障をテストするパターンの数は増加し、製造されたチップが正常に動作するか否かを調べるテストは益々困難になってきている。1チップあたりのテスト時間はテスト・パターンの数に比例するので、機能モジュールを複数集積したシステムオンチップ(SoC,System-on-a-Chip)では、集積したモジュールの数に比例した時間がかかり、テストの時間が非常に長くなる。その結果、SoCのテスト・コストが製造コストを超える勢いで増加しており、テストの品質も低下しているため、テストは半導体産業の発展を阻害する要因になりかねない。そのために、SoCに関する低コスト、高品質なテスト容易化設計方法の研究が重要となってきた。上記背景のもと,本研究ではテスト・データの圧縮技術やテスト時間削減の容易化設計手法に関する研究を行う。提案手法ではデザインに挿入され、少ないスキャン・チャネルから多数の内部スキャン・チェーンを供給するデコンプレッサで構成される。最先端のスキャンおよびテスト・データの圧縮技術と比較し、テスト・データの量とテスト時間を最大20 分の1までに削減できる。その研究成果を学会において発表した。また、多種の故障タイプのテストに対応し、故障解析方法の詳細の検討を行った.

ディペンタブルな低電圧LSI設計技術に関する研究

2011

Research Results Outline: 情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路の低消費電力化には、LSI の電源電圧を下げることが最も効 情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路の低消費電力化には、LSI の電源電圧を下げることが最も効果的である。CMOS回路の動作電力は電圧の自乗に比例するので、電圧を1/3にすれば、単純には消費電... 情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路の低消費電力化には、LSI の電源電圧を下げることが最も効果的である。CMOS回路の動作電力は電圧の自乗に比例するので、電圧を1/3にすれば、単純には消費電力がほぼ1/10 になる。しかし、低電圧の条件下ではCMOS回路の動作が不安定になり、LSIの製造ばらつきやノイズなどに影響され、動作マージン減少、誤動作などの障害が、現状と比較して極めて増大する。つまり将来安心かつエコなアンビエント情報社会を実現するためには、情報通信・処理の主要素子であるCMOS トランジスタの動作電圧をしきい値電圧以下に低減できるLSI自動化設計技術と高信頼化設計技術の統合・融合したディペンタブルな低電圧LSI設計基盤技術が強く求められると考える。 本研究は、高い信頼性を持つディペンタブルな超低電圧LSI設計技術の開発を目的とする。研究の目標としては、既存研究(カスタム設計)と異なり、自動化設計により、設計複雑度や設計周期を減らし、並びに回路全体の信頼性を高めることを目指す。また、実チップ設計により、既存研究と比較してエネルギーを低減し、並びに低電圧領域における設計タイミングのばらつきを改善することを目標とする。 今年度では、主に以下の研究項目を行ってきた。(1)超低電圧LSI自動化設計技術について 具体的には、低電圧領域(サブスレッショルド領域)で動作する回路設計のため、①サブスレッショルド領域での遅延・電力のモデルの構築;②サブスレッショルド領域で動作させるため、既存のプロセスライブラリを用いて、トランジスタレベルでシミュレーションを行い、エネルギーが最小な電源電圧を選択できる合成手法の提案、及び③提案した最適エネルギー電圧選択手法をベースに上位レベル(RTLレベル)から低電圧による低エネルギー指向LSI自動合成フローの構築などの研究を取り込んだ。様々なアルゴリズムをコンピュータに実装し、評価実験を行った。既存のカスタム設計と異なり、合成時自動でエネルギー最小な電源電圧の選択ができ、Benchmark回路に適用し有効性を確認した。また、自動化設計により、設計複雑度や設計周期を減らすごとができた。(2)ディペンタブルなLSI設計技術について  具体的には、①LSI回路動作時の遅延、温度変化および電源電圧変化の解析、及び②電圧変動により、ディレイ変動を検出・制御する技術の研究を行った。研究成果として、理論面から、80%以上の論理パス上発生した遅延エーラの検出ができた。

自然エネルギー利用に向けたスマートケースLSI設計技術の創生

2014

Research Results Outline: 本研究ではLSI(大規模集積回路)の設計技術に焦点を当て、不安定且つ微弱な自然エネルギーに適合し、状況に応じた最適な動作を実現するスマートケースLS 本研究ではLSI(大規模集積回路)の設計技術に焦点を当て、不安定且つ微弱な自然エネルギーに適合し、状況に応じた最適な動作を実現するスマートケースLSI設計技術の研究開発を行った。特に、既存LSI設計技術の問題点を解決する革新的技術として「I: 極... 本研究ではLSI(大規模集積回路)の設計技術に焦点を当て、不安定且つ微弱な自然エネルギーに適合し、状況に応じた最適な動作を実現するスマートケースLSI設計技術の研究開発を行った。特に、既存LSI設計技術の問題点を解決する革新的技術として「I: 極低エネルギーLSI設計技術」と「II:動作中自己調整機能を持つ設計技術」を提案した。本研究は、既存のワーストケースに基づいたLSI設計方法ではなく、回路が動作時自己調整により処理性能・消費電力・信頼性を最大限引き出すことが可能なシステムLSI設計基盤技術を開発した。

Lecture Course

Course TitleSchoolYearTerm
Introduction to Electronic and Physical SystemsSchool of Fundamental Science and Engineering2017spring semester
Introduction to Electronic and Physical Systems [S Grade]School of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Practice ASchool of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Practice A [S Grade]School of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Practice BSchool of Fundamental Science and Engineering2017fall semester
Electronic and Physical Systems Practice B [S Grade]School of Fundamental Science and Engineering2017fall semester
Electronic and Physical Systems Laboratory ASchool of Fundamental Science and Engineering2017fall semester
Electronic and Physical Systems Laboratory A [S Grade]School of Fundamental Science and Engineering2017fall semester
Electronic DevicesSchool of Fundamental Science and Engineering2017spring semester
Electronic Devices [S Grade]School of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Practice CSchool of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Practice C [S Grade]School of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Laboratory BSchool of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Laboratory B [S Grade]School of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Laboratory CSchool of Fundamental Science and Engineering2017fall semester
Electronic and Physical Systems Laboratory C [S Grade]School of Fundamental Science and Engineering2017fall semester
Special Seminar on Electronic and Physical SystemsSchool of Fundamental Science and Engineering2017fall semester
Electronic and Physical Systems Practice CSchool of Fundamental Science and Engineering2017spring semester
Electronic and Physical Systems Practice C [S Grade]School of Fundamental Science and Engineering2017spring semester
Bachelor Thesis ASchool of Fundamental Science and Engineering2017spring semester
Bachelor Thesis A [S Grade]School of Fundamental Science and Engineering2017spring semester
Bachelor Thesis BSchool of Fundamental Science and Engineering2017fall semester
Bachelor Thesis B [S Grade]School of Fundamental Science and Engineering2017fall semester
Electronic CircuitsSchool of Fundamental Science and Engineering2017fall semester
Electronic CircuitsSchool of Fundamental Science and Engineering2017fall semester
Electronic CircuitsSchool of Fundamental Science and Engineering2017fall semester
Electronic CircuitsSchool of Fundamental Science and Engineering2017fall semester
Research Project ASchool of Fundamental Science and Engineering2017fall semester
Master's Thesis (Department of Electronic and Physical Systems)Graduate School of Fundamental Science and Engineering2017full year
Research on Integrated System DesignGraduate School of Fundamental Science and Engineering2017full year
System LSI design and CADGraduate School of Fundamental Science and Engineering2017fall semester
System LSI design and CADGraduate School of Fundamental Science and Engineering2017fall semester
System LSI design and CADGraduate School of Fundamental Science and Engineering2017fall semester
Seminar on Integrated System Design AGraduate School of Fundamental Science and Engineering2017spring semester
Seminar on Integrated System Design BGraduate School of Fundamental Science and Engineering2017fall semester
Seminar on Integrated System Design CGraduate School of Fundamental Science and Engineering2017spring semester
Seminar on Integrated System Design DGraduate School of Fundamental Science and Engineering2017fall semester
Research on Integrated System DesignGraduate School of Fundamental Science and Engineering2017full year