Name

TOGAWA, Nozomu

Official Title

Professor

Affiliation

(School of Fundamental Science and Engineering)

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ntogawa@waseda.jp

Address・Phone Number・Fax Number

Address
3-4-1 Okubo, Shinjuku, Tokyo 169-8555, Japan
Phone Number
+81-3-5286-3908
Fax Number
+81-3-3208-7439

URL

Web Page URL

http://www.togawa.cs.waseda.ac.jp/

Grant-in-aids for Scientific Researcher Number
30298161

Sub-affiliation

Sub-affiliation

Faculty of Science and Engineering(Graduate School of Fundamental Science and Engineering)

Research Council (Research Organization)/Affiliated organization(Global Education Center)

Affiliated Institutes

アドバンストマルチコアプロセッサ研究所

研究員 2009-2010

アドバンストチップマルチプロセッサ研究所

研究員 2005-2008

知覚情報システム研究所

研究所員 2018-

アンビエントSoC研究所

研究所員 2011-2013

アドバンストマルチコアプロセッサ研究所

研究所員 2010-2014

各務記念材料技術研究所

兼任研究員 2017-2018

アンビエントロニクス研究所

研究所員 2018-

理工学術院総合研究所(理工学研究所)

兼任研究員 2018-

次世代コンピューティング基盤研究所

プロジェクト研究所所長 2018-

次世代コンピューティング基盤研究所

研究所員 2018-

アドバンストマルチコアプロセッサ研究所

研究所員 2014-2019

アドバンストマルチコアプロセッサ研究所

研究所員 2019-

先端ICT技術社会応用研究所

プロジェクト研究所所長 2018-2019

先端ICT技術社会応用研究所

研究所員 2018-2019

Educational background・Degree

Educational background

-1997 Waseda University Graduate School, Division of Science and Engineering Electrical Engieering

Degree

Dr. Eng. Coursework Waseda University Computer system

Award

IEEE DAC/ISSCC Student Design Contest, 1st Place

2006/07

Best Paper Award (IEEE Asia and South Pacific Design Automation Conference 1995)

1995/08

Research Field

Keywords

system LSI design, GIS (geographic information system), network system

Grants-in-Aid for Scientific Research classification

Informatics / Calculations of Informatics / Computer system

Complex systems / Geography / Geography

Research interests Career

System LSI design and CAD

Current Research Theme Keywords:system LSI, SoC, SiP, CAD

Individual research allowance

Paper

パス遅延制約を考慮したマルチFPGA用回路分割手法

電子情報通信学会第9回回路とシステム軽井沢ワークショップ論文集 1996/04-

電子情報通信学会第8回回路とシステム軽井沢ワークショップ研究奨励賞

1996/04-

プリント配線板を対象とした二層均等化スペーシング手法

情報処理学会設計自動化研究会 DA96;801996/05-

通信処理用FPGAを対象とした配置・概略配線同時処理手法

情報処理学会設計自動化研究会 DA96;801996/05-

安藤研究所第9回安藤博記念学術奨励賞

1996/06-

データパス設計を対象とした高位合成システム

情報処理学会DAシンポジウム'96論文集 1996/08-

高位合成システムを用いた画像符号化アルゴリズムのハードウェア合成法

情報処理学会DAシンポジウム'96論文集 1996/08-

パス長制約を考慮した通信処理用FPGA向け配置・概略配線同時処理手法

情報処理学会設計自動化研究会 DA96;811996/10-

A Performance-Oriented Circuit Partitioning Algorithm with Logic-Block Replication for Multi-FPGA Systems

Proceedings of IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'96) 1996/11-

Scheduling and Allocation Algorithms for Entropy CODEC

Proceedings of the Sixth Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'96) 1996/11-

Dharmaアーキテクチャに基づくFPGAチップの試作

マイクロエレクトロニクス研究開発機構第15回研究交流会 1996/12-

Simultaneous Placement and Global Routing for Transport-Processing FPGA Layout

電子情報通信学会英文論文誌 E79-A;121996/12-

A Simultaneous Placement,and Global Routing Algorithm with Path Length Constraints for Transport-Processing FPGAs

Proceedings of IEEE 1997 Asia and South Pacific Design Automation (ASP-DAC'97) 1997/01-

接続コストの最小化を目的とした高速アロケーション手法

電子情報通信学会VLSI設計技術研究会 VLD96;961997/03-

スケッチレイアウトシステムにおけるBGAパッケージ配線手法

電子情報通信学会VLSI設計技術研究会 VLD96;961997/03-

A Circuit Partitioning Algorithm with Path Delay Constraints for Multi-FPGA Systems

電子情報通信学会英文論文誌 E80-A;31997/03-

システム設計仕様部分的変更を実現する概略配線径路を考慮したFPGA向けレイアウト再構成手法

電子情報通信学会第10回回路とシステム軽井沢ワークショップ論文集 1997/04-

FPGAを対象とした低消費電力指向配置・概略配線同時処理手法

電子情報通信学会技術研究報告 VLD97;421997/06-

スケッチレイアウトシステムにおけるBGAパッケージ配線手法

回路実装学会誌 12;4p.241 - 2461997/07-

ディジタル信号処理を対象とした高位合成システムにおける高速なスケジューリングアルゴリズム

情報処理学会DAシンポジウム'97論文集 1997/07-

機能メモリを使用したプロセッサを対象とするハードウェア/ソフトウェア協調合成システム

電子情報通信学会技術研究報告 CPSY98;851997/09-

A performance-oriented simultaneous placement and global routing algorithm for transport-processing FPGAs

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E80-A;10p.1795 - 18061997/10-

Fast scheduling and allocation algorithms for entropy CODEC

IEICE Trans. on Information and Systems E80-D;10p.982 - 9921997/10-

連想メモリを搭載したハードウェアエンジンによる故障回路並列故障シミュレーションの高速化手法

電子情報通信学会技術研究報告 CPSY97;761997/10-

A performance-oriented circuit partitioning algorithm with logic-block replication for multi-FPGA systems

Journal of Circuits, Systems and Computers 7;5p.373 - 3931997/12-

ツリー構造を持つ論理ブロックを対象としたテクノロジマッピング手法

電子情報通信学会技術研究報告 VLD97;1041997/12-

A high-level synthesis system for digital signal processing based on enumerating data-flow graphs

Proceedings of IEEE 1998 Asia and South Pacific Design Automation (ASP-DAC'98) 1998/01-

An incremental placement and global routing algorithm for field-programmable gate arrays

Proceedings of IEEE 1998 Asia and South Pacific Design Automation (ASP-DAC'98) 1998/01-

平成9年度(第21回)丹羽記念賞

丹羽記念会 1998/02-

ディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システム

電子情報通信学会技術研究報告 VLD97;1151998/03-

ディジタル信号処理向けプロセッサの自動合成システムにおける並列化コンパイラ

電子情報通信学会技術研究報告 VLD97;1161998/03-

パイプラインプロセッサのハードウェア記述自動生成手法

電子情報通信学会技術研究報告 VLD97;1171998/03-

ツリー状に接続されたLUTを対象とした深さ制約付きテクノロジーマッピング手法

電子情報通信学会第11回回路とシステム軽井沢ワークショップ論文集 1998/04-

An FPGA layout reconfiguration algorithm based on global routes for engineering changes in system design specifications

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E81-A;5p.873 - 8841998/05-

分布定数回路の遅延感度解析に基づくクロック配線最適化手法

情報処理学会研究報告 98-DA;881998/05-

A fast scheduling algorithm based on gradual time-frame reduction for datapath synthesis

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E81-A;6p.1231 - 12411998/06-

最適解を保証するリソースバインディング手法

情報処理学会DAシンポジウム'98論文集 1998/07-

Maple-opt: A performance-oriented simultaneous technology mapping, placement, and global routing algorithm for FPGAs

IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems 17;9p.803 - 8181998/09-

A simultaneous placement and global routing algorithm for FPGAs with power optimization

Proceedings of IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'98) 1998/11-

A high-level synthesis system for digital signal processing based on data-flow graph enumeration

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E81-A;12p.2563 - 25751998/12-

FPGAのマクロブロックを対象とした配置概略配線同時処理手法

情報処理学会研究報告 98-DA;901998/12-

A hardware/software partitioning algorithm for processor cores of digital signal processing

Proceedings of IEEE 1998 Asia and South Pacific Design Automation Conference (ASP-DAC'99) 1999/01-

2種類のレジスタファイルを持ったディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システムとその並列化コンパイラ

電子情報通信学会技術研究報告 FTS98;1321999/02-

A depth-constrained technology mapping algorithm for logic-blocks composed of tree-structured LUTs

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A;3,pp.1999/03-

FPGAを用いた再構成可能システムとその応用

電子情報通信学会技術研究報告 VLD98;1431999/03-

分枝限定法に基づく最適解を保証するリソースバインディング手法

情報処理学会論文誌 40;4p.1565 - 15771999/04-

2種類のレジスタファイルを持ったディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システム

電子情報通信学会第12回回路とシステム軽井沢ワークショップ論文集 1999/04-

制御処理を主体としたハードウェアを対象とする高位合成システムとその適用

情報処理学会DAシンポジウム'99論文集 1999/07-

制御処理を主体としたハードウェア記述生成手法

情報処理学会DAシンポジウム'99論文集 1999/07-

制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリム

電子情報通信学会技術報告 VLD99-661999/09-

A hardware/software cosynthesis system for digital signal processor cores

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A;11p.2325 - 23371999/11-

ディジタル信号処理向けプロセッサコアの面積/遅延見積り手法

電子情報通信学会技術報告 VLD99-751999/11-

2種類のレジスタファイルを持つディジタル信号処理向けプロセッサのハードウェア/ソフトウェア分割手法

電子情報通信学会技術報告 VLD99-761999/11-

A simultaneous placement and routing algorithm for FPGAs with power optimization

Journal of Circuits, Systems and Computers 9;1,2p.99 - 1121999/12-

An area/time optimizing algorithm in high-level synthesis for control-based hardwares

戸川望、家長真行、柳澤政生、大附辰夫

Proceedings of IEEE Asia and South Pacific Design Automation Conference 2000 (ASP-DAC 2000) 2000/01-

A hardware/software cosynthesis system for digital signal processor cores with two types register files

戸川望、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E83-A;3p.442 - 4512000/03-

FPGAを用いた動的再構成可能システムと暗号化アルゴリズムへの応用

羽切崇、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD99-2662000/03-

歩行者を対象とした地図データ配信システムにおける専用プロセッサの設計と評価

伊澤義貴、濱未希子、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD99-2672000/03-

システムVLSIの動作合成におけるレイアウト面積・遅延見積もり手法

諏訪勝、戸川望、柳澤政生、大附辰夫

電子情報通信学会第13回回路とシステム(軽井沢)ワークショップ p.125 - 1302000/04-

A Behavioral Synthesis System for Processors with Content Addressable Memories

涌井達彦、余傅達彦、寺島信、戸川望、柳澤政生、大附辰夫

Proc.SASIMI2000 p.56 - 632000/04-

制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリズム

家長真行、戸川望、柳澤政生、大附辰夫

情報処理学会DAシンポジウム2000 p.27 - 322000/07-

機能メモリを使用したプロセッサの面積/遅延見積もり手法

余傅達彦、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2000-83p.83 - 882000/11-

CAMプロセッサを対象とするハードウェア/ソフトウェア協調合成システム

涌井達彦、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2000−84p.89 - 942000/11-

CAM Processor Synthesis Based on Behavioral Descriptions

戸川望、涌井達彦、余傅達彦、寺島信、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences E83-A;12,pp.2464-2473p.2464 - 24732000/12-

A hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files

戸川望、桜井崇志、柳澤政生、大附辰夫

Proc.APCCAS2000 pp.544-547p.544 - 5472000/12-

Area/Delay Estimation for Digital Signal Processor Cores

宮岡祐一郎、片岡義治、戸川望、柳澤政生、大附辰夫

Proc.ASP-DAC 2001 p.156 - 1612001/01-

パラメータ付けされた動的再構成可能システムとその応用

香西伸治、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2000-114p.25 - 322001/01-

FPGAを用いた動的再構成可能システムを対象とするスケジューリング手法

石飛貴志、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2000-115p.33 - 402001/01-

発見的算法と分枝限定法を用いた時間的予測に基づくリソースバイディング

中村洋、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2000-119p.17 - 242001/01-

RC等価回路に基づくクロストーク低減配線手法

曽根原理仁、戸川望、柳澤政生、大附辰夫

情報処理学会研究報告 2001-SLDM-100-3,pp.17-24p.17 - 242001/02-

制御処理ハードウェアの高位合成システムのための面積/遅延見積もり手法

余田貴幸、戸川望、柳澤政生、大附辰夫

情報処理学会研究報告 2001-SLDM-100-4,pp.25-32p.25 - 322001/02-

画像処理を対象としたPacked SIMD型命令セットを持つプロセッサのハードウェア/ソフトウェア協調合成システムにおける並列化Cコンパイラ

野々垣直浩、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2000-139p.31 - 362001/03-

システムLSIを対象としたハードウェア/ソフトウェア分割システム

小田龍之介、磯田新平、戸川望、橘昌良、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2000-140p.37 - 422001/03-

ソフトIPのための保護アルゴリズム

堀川哲郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会第14回 回路とシステム(軽井沢)ワークショップ p.411 - 4162001/04-

Gated Clockによる低消費電力化システムVLSIの高位面積/遅延/消費電力見積り

野田真一、戸川望、柳澤政生、大附辰夫

電子情報通信学会第14回 回路とシステム(軽井沢)ワークショップ p.591 - 5962001/04-

ディジタル信号処理向けプロセッサコアのPacked SIMD型ハードウェアユニット生成手法

宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2001-2p.7 - 132001/05-

An Area/Time Optimizing Algorithm in High-Level Synthesis of Control-Based Hardwares

戸川望、家長真行、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 5p.1166 - 11762001/05-

Implementation of Motion Estimation IP Core for MPEG Encoder

崔鎮求、戸川望、柳澤政生、大附辰夫

ITC-CSCC 2001 2001/07-

ディジタル信号処理向けプロセッサのためのシミュレータ生成手法

笠原亨介、戸川望、柳澤政生、大附辰夫

情報処理学会 DAシンポジウム 2001 p.137 - 1422001/07-

Packed SIMD型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのためのハードウェアユニット生成手法

宮岡祐一郎、戸川望、柳澤政生、大附辰夫

情報処理学会 DAシンポジウム 2001 p.223 - 2282001/07-

A Hardware/Software Cosynthesis System for CAM Processors

戸川望、涌井達彦、柳澤政生、大附辰夫

SASIMI2001 2001/10-

Area and Delay Estimation in Hardware/Software Cosynthesis for Digital Signal Processor Cores

戸川望、片岡義治、宮岡祐一郎、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 112001/11-

A New Hardware/Software Partitioning Algorithm for DSP Processor Cores with Two Types of Register Files

戸川望、桜井崇志、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer SciencesVol. E84-A, No. 11 Vol. E84-A, No. 112001/11-

メモリとのインターフェース仕様を考慮した演算語長縮小に基づくプロセッサコアのハードウェア/ソフトウェア協調合成システム

嶋下和宏、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2001-110p.127 - 1322001/11-

システムVLSIのための高位面積/遅延/消費電力見積もりに基づく低消費電力指向高位合成手法

野田真一、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2001-144p.93 - 1002002/01-

ロジック入力用レベルシフトコンパレーター設計考察

宮崎英敏、戸川望、柳澤政生、大附辰夫、茨木栄武、新谷悟

電子回路研究会,ETC-02-16 p.13 - 172002/01-

Packed SIMD 型演算器を持つディジタル信号処理プロセッサのためのリターゲッタブルシミュレータ生成手法

笠原亨介、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2001-162p.24 - 172002/03-

IP再利用を考慮した動画像処理システムVLSI向けハードウェア/ソフトウェア分割設計支援システム

磯田新平、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2001-164p.33 - 402002/03-

制御処理ハードウェア高位合成のためのコントロールデータフローグラフ変形手法

石井哲雄、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2001-165p.41 - 482002/03-

High-Level Area/Delay/Power Estimation for Low Power System VLSIs with Gated Clocks

野田真一、戸川望、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 4p.827 - 8342002/04-

DSPプロセッサコアのハードウェア/ソフトウェア協調合成システムのための演算語長縮小化手法

田川博規、嶋下和宏、戸川望、柳澤政生、大附辰夫

回路とシステム軽井沢ワークショップ p.429 - 4342002/04-

Packed SIMD型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのためのハードウェアユニット生成手法

宮岡祐一郎、戸川望、柳澤政生、大附辰夫

情報処理学会論文誌 vol.43 No.5p.1191 - 12012002/05-

ディジタル信号処理向けプロセッサのためのシミュレータ生成手法

笠原亨介、戸川望、柳澤政生、大附辰夫

情報処理学会論文誌 vol.43 No.5p.1202 - 12132002/05-

モバイル環境における一対多通信 -シミュレーションによるFTPとSRMの比較-

佐藤隆之、柳生健吾、戸川望、大附辰夫

電子情報通信学会技術報告,MoMuC 2-Junp.33 - 382002/05-

System-level Function and Architecture Codesign for Optimization of MPEG Encoder

崔鎮求、戸川望、柳澤政生、大附辰夫

ITC-CSCC'02 2002/06-

A Software/Hardware Codesign for MPEG Encoder

崔鎮求、戸川望、柳澤政生、大附辰夫

FIT(Forum on Information Technology)2002 2002/06-

Packed SIMD型命令セットを持った画像処理プロセッサのためのハードウェア/ソフトウェア分割手法

太刀掛宏一、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-53p.85 - 902002/06-

Packed SIMD 型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのための並列化コンパイル手法

鈴木伸治、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-78p.79 - 842002/06-

仮想IP類推機構を有する動画像処理向けシステムVLSIのためのハードウェア/ソフトウェア分割システム

小田雄一、磯田新平、戸川望、橘昌良、柳澤政生、大附辰夫

情報処理学会 DAシンポジウム 2002 p.173 - 1782002/07-

ストリーミングを主目的としたアクセスネットワークでの最大許容遅延を考慮した制御方式

柳澤政生、佐藤隆之、戸川望、大附辰夫

電子情報通信学会技術報告,MoMuC 2-Julp.13 - 182002/07-

動的再構成可能システムによるプロトコルブースタの実装

清水一範、陳暁梅、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-103p.127 - 1322002/11-

閾値検索機能を持つCAMプロセッサの自動合成システム

戸塚崇夫、石川裕一朗、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-113p.197 - 1922002/11-

An Algorithm and a Flexible Architecture for Fast Block-Matching Motion Estimation

崔鎮求、戸川望、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12p.2603 - 26112002/12-

A High-Level Energy-Optimizing Algorithm for System VLSIs Based on Area/Time/Power Estimation

野田真一、戸川望、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12p.2655 - 26662002/12-

An algorithm of hardware unit generation for processor core synthesis with packed SIMD type instructions

宮岡祐一郎崔鎮求、戸川望、柳澤政生、大附辰夫

2002 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2002) p.2603 - 26112002/12-

A hardware/software partitioning algorithm for SIMD processor cores

太刀掛宏一、宮岡祐一郎、崔鎮求、戸川望、柳澤政生、大附辰夫

Proceedings of the ASP-DAC 2003 p.135 - 1402003/01-

MPEG-4コアプロファイル符号化向けDSP

石本剛、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-134p.25 - 302003/01-

ハードウェアIPの応答時間を考慮したプロセッサコア合成システム

小原俊逸、田川博規、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-135p.31 - 362003/01-

ハードウェアIPの応答時間を考慮したプロセッサコアのハードウェア/ソフトウェア分割手法

田川博規、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-136p.37 - 422003/01-

高位合成システムにおけるスレッド分割を用いた低消費電力化手法

内田純平、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-156p.7 - 122003/03-

SIMD型プロセッサコア向けHW/SW分割におけるSIMD型演算最適化手法

太刀掛宏一、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-157p.13 - 182003/03-

閾値検索機能付きCAMプロセッサの最適化手法

戸塚崇夫、宮岡祐一郎、石川裕一朗、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 VLD2002-158p.19 - 242003/03-

An Instruction-Set Simulator Generator for SIMD Processor Cores

宮岡祐一郎、戸川望、笠原亨介、崔鎮求、柳澤政生、大附辰夫

Proceedings of SASIMI2003 p.160 - 1672003/04-

不規則なデータパスを持つプロセッサのハードウェア/ソフトウェア協調合成手法

宮岡祐一郎、戸川望、柳澤政生、大附辰夫

回路とシステム(軽井沢)ワークショップ p.441 - 4462003/04-

ネットワークスイッチング処理を対象としたCAMプロセッサ自動合成システム

田中英夫、戸川望、柳澤政生、大附辰夫

回路とシステム(軽井沢)ワークショップ p.435 - 4402003/04-

A Hardware/Software Cosynthesis System for Processor Cores with Content Addressable Memories

戸川望、戸塚崇夫、涌井達彦、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E86-A, No. 5p.1082 - 10922003/05-

System Architecture based on Hardware/Software Codesign for Optimization of Video Encoders

崔鎮求、戸川望、柳澤政生、大附辰夫

The 2003 International Technical Conference on Circuits/Systems,Computers and Communications 2003/06-

冗長記述を利用したVHDLへの透かし埋め込み手法

久保ゆきこ、戸川望、柳澤政生、大附辰夫

情報処理学会 DAシンポジウム 2003 p.37 - 422003/07-

システムLSI設計における定性的側面を考慮したハードウェア/ソフトウェア分割システム

小田雄一、宮岡祐一郎、戸川望、橘昌良、柳澤政生、大附辰夫

情報処理学会 DAシンポジウム 2003 p.169 - 1742003/07-

動的再構成可能システムによるAdaptive FECの実装

清水一範、戸川望、柳澤政生、大附辰夫

情報処理学会 DAシンポジウム 2003 p.25 - 302003/07-

畳み込み機構を持つFPGAのマッピング能力について

清水友樹、木村晋二、堀山貴史、中西正樹、柳澤政生

情報処理学会 DAシンポジウム 2003 p.31 - 362003/07-

VDEC IPプロジェクトの成果IPとその利用について 1.プロセッサコアIP

安浦寛人、末吉敏則、久我守弘、柳澤政生、弘中哲夫

情報処理学会 DAシンポジウム 2003 p.115 - 1202003/07-

公共空間におけるハンドオフ時間短縮を考慮したBluetoothネットワークの手順に関する一検討

寺崎暁、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 CQ2003-58p.25 - 282003/09-

分岐距離による再送手法選択式マルチキャスト

山田泰弘、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 CQ2003-58p.29 - 322003/09-

FPGAを用いたReconfigurable Adaptive FECの実装と評価

清水一範、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 Reconf2003-92003/09-

面積制約を考慮したCAMプロセッサ向けハードウェア/ソフトウェア協調設計手法

石川裕一朗、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術報告 IE2003-98p.83 - 882003/10-

面積制約付きCAMプロセッサ合成手法

石川裕一朗、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD2003-892003/11-

A retargetable simulator generator for DSP processor cores with packed SIMD-type instructions

戸川望、笠原亨介、宮岡祐一郎、Jinku Choi、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E86-A, No. 122003/12-

A hardware/software partitioning algorithm for processor cores with packed SIMD-type instructions

戸川望、太刀掛宏一、宮岡祐一郎、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer SciencesVol. E86-A, No. 12 Vol. E86-A, No. 122003/12-

A thread partitioning algorithm in low power high-level synthesis

内田純平、戸川望、柳澤政生、大附辰夫

Proceedings of the ASP-DAC 2004 2004/01-

A cosynthesis algorithm for application specific processors with heterogeneous datapaths

宮岡祐一郎、戸川望、柳澤政生、大附辰夫

Proceedings of the ASP-DAC 2004 2004/01-

Instruction set and funcational unit synthesis for SIMD processorcores

戸川望、太刀掛宏一、宮岡祐一郎、柳澤政生、大附辰夫

Proceedings of the ASP-DAC 2004 2004/01-

携帯機器を対象としたJava動的コンパイラにおけるプロファイリングシステム

船田雅史、内田純平、戸川望、柳澤政生、大附辰夫

情報処理学会研究報告,2004-MBL-28 p.55 - 622004/03-

インターリーブを考慮したReconfigurable Adaptive FEC

清水一範、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD2003-151p.7 - 122004/03-

面積制約を考慮したCAMプロセッサ最適化手法

石川裕一朗、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD2003-152p.13 - 182004/03-

Packed SIMD型命令を持つプロセッサ合成システムのためのリターゲッタブルコンパイラ

加藤久晴、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD2003-157p.41 - 462004/03-

HW/SW分割システムにおける仮想IP類推手法

小田雄一、内田純平、宮岡祐一郎、戸川望、橘昌良、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD2003-158p.47 - 522004/03-

ネットワークプロセッサ合成システム

松浦努、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD2003-145p.55 - 602004/03-

A hardware/software cosynthesis algorithm for processors with heterogeneous datapaths

宮岡祐一郎、戸川望、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 4p.830 - 8362004/04-

SIMD型プロセッサコア向けHW/SW分割におけるSIMD型演算最適化手法

川津秀樹、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会第17回 回路とシステム(軽井沢)ワークショップ p.579 - 5842004/04-

Reducing Test Data Volume for Multiscan-based Designs through Single/Sequence Mixed Encoding

史又華、木村晋二、戸川望、柳澤政生、大附辰夫

47th IEEE International Midwest Symposium On Circuits and Systems p.445 - 4482004/07-

An Efficient Algorithm/Architecture Codesign for Image Encoders

崔鎮求、戸川望、池永剛、後藤敏、柳澤政生、大附辰夫

47th IEEE International Midwest Symposium On Circuits and Systems p.469 - 4722004/07-

フロアプランとタイミング制約に基づくレジスタ間データ転送を考慮した高位合成手法

田中真、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

情報処理学会 DAシンポジウム 2004 p.283 - 2882004/07-

IP再利用を考慮したシステムLSIにおけるプロセッサコア合成システム

友野直紀、小原俊逸、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

情報処理学会 DAシンポジウム 2004 p.19 - 242004/07-

A sub-operation parallelism optimization algorithmin HW/SW partitioning for SIMD processor cores

川津秀樹、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

SASIMI2004 p.483 - 4902004/10-

Alternative Run-Length Coding through Scan Chain Reconfiguration for Joint Minimization of Test Data Volume and Power Consumption in Scan Test

史又華、木村晋二、戸川望、柳澤政生、大附辰夫

Proc.of IEEE The 13th Asian Test Symposium on Circuits and Systems p.432 - 4372004/11-

High-Level Power Optimization Based on Thread Partitioning

内田純平、戸川望、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12p.3075 - 30822004/12-

FPGA-Based Reconfigurable Adaptive FEC

清水一範、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12p.3036 - 30462004/12-

レジスタ分散型アーキテクチャを対象とするフロアプランを考慮した高位合成手法

田中真、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20042004/12-

Experimental Evaluation of High-Level Energy Optimization Based on Thread Partitioning

内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2004) p.161 - 1642004/12-

A Reconfigurable Adaptive FEC System for Reliable Wireless Communications

清水一範、戸川望、池永剛、柳澤政生、後藤敏、大附辰夫

2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2004) p.13 - 162004/12-

A Processor Core Synthesis System in IP-based SoC Design

友野直紀、小原俊逸、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

Proceedings of the ASP-DAC 2005 2005/01-

面積制約を考慮したマルチスレッドプロセッサの合成手法

麻生雄一、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 2005/03-

ワードベースモンゴメリ乗算器を搭載した高速楕円曲線暗号LSI

内田純平、奈良竜太、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20042005/03-

動的フローに適応したネットワークプロセッサ設計とその評価

細田宗一郎、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20042005/03-

ネットワークプロセッサ合成システムの改良とその評価

升本英行、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20042005/03-

Sub-operation parallelism optimization in SIMD processor synthesis

川津秀樹、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E88-A(4) p.876 - 8842005/03-

インダクタンスを考慮した配線遅延の近似式による見積もり

鈴木康成、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会第18回回路とシステム軽井沢ワークショップ論文集 p.1 - 62005/04-

信頼度の伝播効率を改善する部分並列LDPC復号器の実装と評価

清水一範、 石川達之、 戸川望、池永剛、後藤敏

電子情報通信学会第18回回路とシステム軽井沢ワークショップ論文集 p.181 - 1862005/04-

A selective care bits coding method for test data compression

史又華、戸川望、木村晋二、柳澤政生、大附辰夫

電子情報通信学会第18回回路とシステム軽井沢ワークショップ論文集 p.241 - 2462005/04-

SIMD型プロセッサコア向けHW/SW協調合成システムにおけるパイプライン演算ユニット生成手法

栗原輝、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会第18回回路とシステム軽井沢ワークショップ論文集 p.575 - 5802005/04-

IP再利用を考慮したシステムLSI設計におけるインタフェース回路生成システム

小原俊逸、友野直紀、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

電子情報通信学会第18回回路とシステム軽井沢ワークショップ論文集 p.581 - 5862005/04-

レジスタ分散型アーキテクチャを対象とするフロアプランとタイミング制約を考慮した高位合成手法

田中真、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

情報処理学会論文誌 46(6) p.1383 - 13942005/05-

Partially-parallel LDPC decoder based on high-efficiency message-passing algorithm

清水一範、 石川達之、 戸川望、池永剛、後藤敏

Proc. IEEE International Conferece on Computer Design (ICCD 2005) 2005/05-

Sub-operation parallelism optimization in SIMD processor synthesis and its experimental evaluations

戸川望、川津秀樹、内田純平、宮岡祐一郎、柳澤政生、大附辰夫

Proc. IEEE Int. Symp. on Circuits and Systems 2005 (ISCAS 2005) p.3499 - 35022005/05-

A SIMD instruction set and functional unit synthesis algorithm with simd operation decomposition

戸川望、太刀掛宏一、宮岡祐一郎、柳澤政生、大附辰夫

IEICE Trans. on Information and Systems E88-D(7) p.1340 - 13492005/07-

Reconfigurable adaptive FEC system based on Reed-Solomon code with interleaving

清水一範、戸川望、池永剛、後藤敏

IEICE Trans. on Information and Systems E88-D(7) p.1538 - 15452005/07-

画像処理向けシステムLSI設計における設計ナビゲーションを考慮したHW/SW分割システム

小島洋平、戸川望、橘昌良、柳澤政生、大附辰夫

情報処理学会DAシンポジウム2005論文集 p.19 - 242005/08-

SIMD型プロセッサの自動合成におけるパイプライン演算ユニット生成手法

栗原輝、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

情報処理学会DAシンポジウム2005論文集 p.25 - 302005/08-

レジスタ分散・共有アーキテクチャを対象としたフロアプラン指向高位合成手法

大智輝、戸川望、柳澤雅夫、大附辰夫

電子情報通信学会技術研究報告 (VLD2005-66) 2005/12-

重回帰分析により得られた1次式によるインダクタンスを考慮した配線遅延の見積り

鈴木康成、マルタディナタ アンワル、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 (VLD2005-72) 2005/12-

An interface-circuit synthesizer with configurable processor core in IP-based SOC design

小原俊逸、友野直紀、内田純平、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

Proc. IEEE Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006) p.594 - 5992006/01-

FCSCAN: An efficient multiscan-based data compression technique for test cost reduction

史又華、戸川望、木村晋二、柳澤政生、大附辰夫

Proc. IEEE Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006) p.653 - 6582006/01-

ASIC implementation of LDPC decoder accelerating message-passing schedule

清水一範、 石川達之、 戸川望、池永剛、後藤敏

IEEE International Solid State Circuits Confeference (ISSCC), DAC/ISSCC2006 Student Design Contest (Conceptual Category: 1st Place Winner), San Franscisco 2006/02-

A fast elliptic curve cryptosystem LSI embedding word-based montgomery multiplier

内田純平、戸川望、柳澤政生、大附辰夫

IEICE Trans. on Electronics, vol. E89-C E89-C(3) p.243 - 2492006/03-

高速移動体のためのハンドオフメッセージ数を最小化した高速ハンドオフ手法

伊藤光司、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 (IN2005-222) 2006/03-

設計ナビゲーション機構を有するシステムLSI設計のためのHW/SW分割システム

小島洋平、戸川望、橘昌良、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 (VLD2005-111, ICD2005-228) 2006/03-

動的フローに対応したネットワークプロセッサの改良とその評価

田淵英孝、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 (VLD2005-112, ICD2005-229) 2006/03-

SIMD型プロセッサコアの自動合成におけるパイプライン構成最適化手法

栗原輝、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 (VLD2005-115, ICD2005-232) 2006/03-

歩行者向け地図情報配信システムにおける道路交通標識を用いた位置特定手法

中口智史、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 (ITS2005-114) 2006/03-

Partially-parallel LDPC decoder achieving high-efficiency message-passing schedule

清水一範、 石川達之、 戸川望、池永剛、後藤敏

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E88-A(4) p.969 - 9782006/04-

Selective low-care coding: A means for test data compression in circuits with multiple scan chains

史又華、戸川望、木村晋二、柳澤政生、大附辰夫

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E88-A(4) p.996 - 10042006/04-

FIFOバッファによる高効率Message-Passingスケジュールを用いたLDPC復号器

清水一範、 石川達之、 戸川望、池永剛、後藤敏

電子情報通信学会第19回回路とシステム軽井沢ワークショップ論文集 p.211 - 2162006/04-

アプリケーションプロセッサのデータキャッシュ構成最適化手法

堀内一央、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会第19回回路とシステム軽井沢ワークショップ論文集 p.583 - 5882006/04-

A pipelined functional unit generation method in HW/SW cosynthesis for SIMD processor cores

小原俊逸、栗原輝、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

Proc. Synthesis and System Integration of Mixed Technologies (SASIMI 2006) 2006/04-

Hardware architecture of efficient message-passing schedule based on modified min-sum algorithm for decoding LDPC codes

清水一範、 石川達之、 戸川望、池永剛、後藤敏

Proc. Synthesis and System Integration of Mixed Technologies (SASIMI 2006) 2006/04-

A parallel LSI architecture for LDPC decoder improving message-passing schedule

清水一範、 石川達之、 戸川望、池永剛、後藤敏

Proc. IEEE International Symposium on Circuits and Systems 2006 (ISCAS 2006) 2006/05-

アプリケーションプロセッサの面積/遅延見積もり手法

山崎大輔、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 CAS2006-1(VLD2006-14, SIP2006-24) 2006/06-

H.264符号化向けDSPにおける動き予測演算器の設計

高橋豊和、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 (VLD2006) 2006/06-

車車間・路車間通信技術を用いた車線別の渋滞情報の検出手法

大高宏介、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 ITS2006-182006/09-

屋内向け歩行者ナビゲーションにおけるユーザの嗜好性と混雑状況を考慮した目的地決定手法

小林和馬、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 ITS2006-322006/09-

屋内用歩行者ナビゲーションにおける歩行者の嗜好を反映させる経路探索手法

荒井亨、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 ITS2006-332006/09-

歩行者ナビゲーションにおける微小画面での視認性とユーザの迷いにくさを考慮した略地図生成手法

二宮直也、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 ITS2006-342006/09-

動的再構成可能なマルチレート対応LDPC符号復号器の実装

今井優太、清水一範、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 RECONF2006-432006/11-

アプリケーションプロセッサのフォワーディングユニット最適化手法

日浦敏俊、小原俊逸、史又華、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 (VLD2006-80) 2006/11-

H.264符号化向けDSPにおける動き予測演算器の設計

高橋豊和、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 CAS2006-10(VLD2006-23, SIP2006-33) 2006-

SIMD型プロセッサコアの自動合成のためのパイプライン演算ユニット生成手法

栗原輝、宮岡祐一郎、戸川望、柳澤政生、大附辰夫

情報処理学会論文誌 vol. 47(no. 6) 2006-

レジスタ分散・共有併用型アーキテクチャを対象としたフロアプランを考慮した高位合成手法

大智輝、小原俊逸、戸川望、柳澤政生、大附辰夫

情報処理学会DAシンポジウム2006論文集 2006-

連携処理を考慮したネットワークプロセッサ合成システム

中山敬史、戸川望、柳澤政生、大附辰夫

情報処理学会DAシンポジウム2006論文集 2006-

MPEG-4形状符号化/復号化に対応したDSP組み込み向け専用演算器の設計

古宇多朋史、小原俊逸、史又華、戸川望、柳澤政生、大附辰夫

情報処理学会組込みシステムシンポジウム2006論文集(ESS2006) 2006-

楕円曲線暗号向けGF(2m)上のDigit-Serial乗算器の設計

奈良竜太、小原俊逸、清水一範、戸川望、池永剛、柳澤政生、後藤敏、大附辰夫

電子情報通信学会技術研究報告 VLD2006-892007/01-

XMLをベースとしたCDFGマニピュレーションフレームワーク: CoDaMa

小原俊逸、史又華、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD2006-972007/01-

SIMD型プロセッサコア設計におけるプロセッシングユニット最適化手法

繁田裕之、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20062007/03-

SIMD型プロセッサコアを対象としたハードウェア/ソフトウェア分割フレームワーク

大東真崇、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20062007/03-

SIMD型プロセッサコア最適化設計のための多重ループに対応したSIMD命令合成手法

中島裕貴、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20062007/03-

アプリケーションプロセッサ向けデータキャッシュ構成最適化システムとその評価

堀内一央、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20062007/03-

携帯機器向けMPEG-A Photo Playerのメタデータ生成システムのハードウェア化に関する一考察

元橋雅人、小原俊逸、戸川望、柳澤政生、大附辰夫

電子情報通信学会技術研究報告 VLD20062007/03-

A Circuit Partitioning Alglrithm with Replication Capability for Multi-FPGA Systems

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E78-A/13p.1118 - 11231997-

A Circuit Partioning Algorithm with Path Delay Constraints for Multi-FPGA Systems

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E-80A/3p.494 - 5051997-

A Performance-Oriented Simultaneous Placement and Global Routing Algorithm for Transport-Processing FPGAs

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences Fast Scheduling and Allocation Algorithms for Entropy CODEC E-80A/10p.1795 - 18061997-

IEICE Trans. on Information and Systems

1997-

An FPGA Layout Reconfiguration Algorithm Based on Global Routes for Engineering Changes in System Design Spectifications

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E81-A/5p.873 - 8841998-

A Fast Scheduling Algorithm Based on Gradual Time-Frame Reduction for Datapath Synthesis

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E81-A/6p.1231 - 12401998-

Maple-opt : A Performance-Oriented Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for FPGA's

IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems 9月17日p.803 - 8181998-

A high-level synthesis system for digital signal Processing based on data-flow graph enumeration

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E81-A/12p.2563 - 25751998-

A depth-constrained technology mapping algorithm for logic-blocks composed of tree-structured LUTs

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A/3p.473 - 4821999-

A simultaneous placement and routing algorithm for FPGAs with power optimization

Journal of Circuits, Systems and Computers 9/1.2p.99 - 1121999-

A hardware/software cosynthesis system for digital signal processor cores

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A/11p.2325 - 23371999-

A hardware/software cosynthesis system for digital signal processor cores with two types of register files,

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E83-A/3p.442 - 4512000-

A Behavioral Synthesis System for Processors with Content Addressable Memories

Proc. SASIMI 2000 p.56 - 632000-

CAM Processor Synthesis Based on Behavioral Descriptions

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences. E83-A/12p.2464 - 24732000-

A hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files

Proc. APCCAS 2000(IEEE) p.544 - 5472000-

Area/Delay Estimation for Digital Signal Processor Cores

Proc. ASP-DAC 2001(IEEE) p.156 - 1612001-

An Area/Time Optimizing Algorithm in High-Level Synthesis of Control-Based Hardwares

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 5p.1166 - 11762001/05-

Implementation of Motion Estimation IP Core for MPEG Encoder

ITC-CSCC 2001 2001/07-

A Hardware/Software Cosynthesis System for CAM Processors

SASIMI2001 2001/10-

Area and Delay Estimation in Hardware/Software Cosynthesis for Digital Signal Processor Cores

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 112001/11-

A New Hardware/Software Partitioning Algorithm for DSP Processor Cores with Two Types of Register Files

IEICE Trans. on Fundamentals of Electronics Communications and Computer SciencesVol. E84-A, No. 11 Vol. E84-A, No. 112001/11-

High-Level Area/Delay/Power Estimation for Low Power System VLSIs with Gated Clocks

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 4p.827 - 8342002/04-

System-level Function and Architecture Codesign for Optimization of MPEG Encoder

ITC-CSCC'02 2002/06-

A Software/Hardware Codesign for MPEG Encoder

FIT(Forum on Information Technology)2002 2002/06-

An Algorithm and a Flexible Architecture for Fast Block-Matching Motion Estimation

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12p.2603 - 26112002/12-

A High-Level Energy-Optimizing Algorithm for System VLSIs Based on Area/Time/Power Estimation

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12p.2655 - 26662002/12-

An algorithm of hardware unit generation for processor core synthesis with packed SIMD type instructions

2002 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2002) p.2603 - 26112002/12-

A hardware/software partitioning algorithm for SIMD processor cores

Proceedings of the ASP-DAC 2003 p.135 - 1402003/01-

An Instruction-Set Simulator Generator for SIMD Processor Cores

Proceedings of workshop SASIMI2003 p.160 - 1672003/04-

A Hardware/Software Cosynthesis System for Processor Cores with Content Addressable Memories

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E86-A, No. 5p.1082 - 10922003/05-

System Architecture based on Hardware/Software Codesign for Optimization of Video Encoders

The 2003 International Technical Conference on Circuits/Systems,Computers and Communications 2003/06-

A retargetable simulator generator for DSP processor cores with packed SIMD-type instructions

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E86-A, No. 122003/12-

A hardware/software partitioning algorithm for processor cores with packed SIMD-type instructions

IEICE Trans. on Fundamentals of Electronics Communications and Computer SciencesVol. E86-A, No. 12 Vol. E86-A, No. 122003/12-

A thread partitioning algorithm in low power high-level synthesis

Proceedings of the ASP-DAC 2004 2004/01-

A cosynthesis algorithm for application specific processors with heterogeneous datapaths

Proceedings of the ASP-DAC 2004 2004/01-

Instruction set and funcational unit synthesis for SIMD processorcores

Proceedings of the ASP-DAC 2004 2004/01-

A hardware/software cosynthesis algorithm for processors with heterogeneous datapaths

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 4p.830 - 8362004/04-

Reducing Test Data Volume for Multiscan-based Designs through Single/Sequence Mixed Encoding

47th IEEE International Midwest Symposium On Circuits and Systems p.445 - 4482004/07-

An Efficient Algorithm/Architecture Codesign for Image Encoders

47th IEEE International Midwest Symposium On Circuits and Systems p.469 - 4722004/07-

A sub-operation parallelism optimization algorithmin HW/SW partitioning for SIMD processor cores

SASIMI2004 p.483 - 4902004/10-

Alternative Run-Length Coding through Scan Chain Reconfiguration for Joint Minimization of Test Data Volume and Power Consumption in Scan Test

Proc.of IEEE The 13th Asian Test Symposium on Circuits and Systems p.432 - 4372004/11-

High-Level Power Optimization Based on Thread Partitioning

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12p.3075 - 30822004/12-

FPGA-Based Reconfigurable Adaptive FEC

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12p.3036 - 30462004/12-

Experimental Evaluation of High-Level Energy Optimization Based on Thread Partitioning

2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2004) p.161 - 1642004/12-

A Reconfigurable Adaptive FEC System for Reliable Wireless Communications

2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2004) p.13 - 162004/12-

A Processor Core Synthesis System in IP-based SoC Design

Proceedings of the ASP-DAC 2005 2005/01-

Sub-operation parallelism optimization in SIMD processor core synthesis

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E88-A(4) p.876 - 8842005/03-

Partially-parallel LDPC decoder based on high-efficiency message-passing algorithm

Proc. IEEE International Conferece on Computer Design (ICCD 2005) 2005/05-

Sub-operation parallelism optimization in SIMD processor synthesis and its experimental evaluations

Proc. IEEE Int. Symp. on Circuits and Systems 2005 (ISCAS 2005) p.3499 - 35022005/05-

A SIMD instruction set and functional unit synthesis algorithm with simd operation decomposition

IEICE Trans. on Information and Systems E88-D(7) p.1340 - 13492005/07-

Reconfigurable adaptive FEC system based on Reed-Solomon code with interleaving

IEICE Trans. on Information and Systems E88-D(7) p.1538 - 15452005/07-

An interface-circuit synthesizer with configurable processor core in IP-based SOC design

Proc. IEEE Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006) p.594 - 5992006/01-

FCSCAN: An efficient multiscan-based data compression technique for test cost reduction

Proc. IEEE Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006) p.653 - 6582006/01-

ASIC implementation of LDPC decoder accelerating message-passing schedule

IEEE International Solid State Circuits Confeference (ISSCC), DAC/ISSCC2006 Student Design Contest (Conceptual Category: 1st Place Winner), San Franscisco 2006/02-

A fast elliptic curve cryptosystem LSI embedding word-based montgomery multiplier

IEICE Trans. on Electronics, vol. E89-C E89-C(3) p.243 - 2492006/03-

Partially-parallel LDPC decoder achieving high-efficiency message-passing schedule

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E88-A(4) p.969 - 9782006/04-

Selective low-care coding: A means for test data compression in circuits with multiple scan chains

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E88-A(4) p.996 - 10042006/04-

A pipelined functional unit generation method in HW/SW cosynthesis for SIMD processor cores

Proc. Synthesis and System Integration of Mixed Technologies (SASIMI 2006) 2006/04-

Hardware architecture of efficient message-passing schedule based on modified min-sum algorithm for decoding LDPC codes

Proc. Synthesis and System Integration of Mixed Technologies (SASIMI 2006) 2006/04-

A parallel LSI architecture for LDPC decoder improving message-passing schedule

Proc. IEEE International Symposium on Circuits and Systems 2006 (ISCAS 2006) 2006/05-

A Bi-Linear Interpolation Unit Using Selector Logics

Technical report of IEICE. VLD 113(235) p.53 - 582013/09-2013/09

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Outline:Bi-Linear interpolation is one of interpolation techniques, which interpolates a value linearly from its four circumferences. Bi-Linear interpolation is often used for image scaling and correction of distortion. In this paper, we propose a high-speed bi-linear interpolation circuit reducing carry propagation delay by using selector logics. We have implemented our bi-linear interpolation circuit in several ways and evaluated each of them.

An Area Constraint-Based Fault-Secure HLS Algorithm for RDR Architectures Considering Trade-Off between Reliability and Time Overhead

Technical report of IEICE. VLD 113(320) p.129 - 1342013/11-2013/11

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ISSN:0913-5685

Outline:With process technology scaling, decreasing reliability caused by soft errors as well as increasing the average interconnection delays are becoming serious issues. The fault-secure design technique which utilizes concurrent error detection is one of the approaches to overcome reliability degradation, and we can design systems based on trade-off between reliability and several kinds of overhead by giving a partial redundancy to operations. In this paper, we propose a partial redundant fault-secure high-level synthesis algorithm for RDR architectures. Our proposed algorithm receives a fixed area constraint and various time constrains as inputs, and aims at maximizing reliability under them. Experimental results demonstrate that our algorithm improves reliability by up to 44% with zero time and area overhead compared with the conventional approach. They also show that we can realize complete duplication of operations with zero area overhead and about 50% time overhead.

A-3-1 Interconnection Delay Modeling for Floorplan-Driven High-Level Synthesis Targeting FPGAs

Fujiwara Koichi;Yanagisawa Masao;Togawa Nozomu

Proceedings of the IEICE General Conference 20152015/02-2015/02

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A-3-8 Implementation and Evaluation of Selector-logic-based Alpha Blending Circuits for FPGAs

Igarashi Keita;Yanagisawa Masao;Togawa Nozomu

Proceedings of the IEICE General Conference 20152015/02-2015/02

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Design of Flip-Flop with Timing Error Tolerance

SUZUKI Taito;SHI Youhua;TOGAWA Nozomu;USAMI Kimiyoshi;YANAGISAWA Masao

Technical report of IEICE. VLD 114(328) p.45 - 502014/11-2014/11

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ISSN:0913-5685

Outline:Under the influence of the miniaturization of the integrated circuit, the variation of the operation condition of the circuit becomes bigger, and margins of the supply voltage and the clock frequency necessary for a design increase. For the mitigation of the margin, the structure of the circuit with the timing error tolerance is studied flourishingly. In this paper, we propose two new Time Borrowing Flip-Flops (TBFF) in transistor level to realize timing error tolerance by switching from flip-flop to latch dynamically. HSPICE simulation results show that the proposed TBFF can achieve up to 28.1% power reduction when compared with existing works.

Data Dependent Optimization using Suspicious Timing Error Prediction for Reconfigurable Approximation Circuits

KAWAMURA Kazushi;ABE Shinya;SHI Youhua;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.51 - 562014/11-2014/11

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ISSN:0913-5685

Outline:The propagation delay along each path inside an LSI widely varies depending on input data, and this property can be exploited to design high-performance approximation circuit with a negligible error rate. In this paper, we propose a novel approximation circuit design algorithm, which identifies paths to be optimized based on input data and reconfigures these paths. Our algorithm first identifies the optimized paths by incorporating timing error prediction circuits into a target circuit and running them in practice. These paths are then dynamically reconfigured within an accuracy constraint with the objective of maximizing its performance. Experimental results targeting a set of basic adders show that our algorithm can achieve performance increase by up to 18.5% within acceptable error of 2.1% compared with conventional design techniques.

An Effective Robust Design Using Improved Checkpoint Insertion Algorithm for Suspicious Timing-Error Prediction Scheme and its Evaluations

YOSHIDA Shinnosuke;SHI Youhua;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.57 - 622014/11-2014/11

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ISSN:0913-5685

Outline:As process technologies advance, process and delay variation causes a complex timing design and in-situ timing error correction techniques are strongly required. Suspicious timing error prediction (STEP) predicts timing errors by monitoring checkpoints by STEP circuits (STEPCs) and how to insert checkpoints is very important. We have proposed a network-flow-based checkpoint insertion algorithm for STEP. However, our algorithm may ignore long paths and insert checkpoints near the output. In this paper, we improve how to ignore short paths and set labels by estimating path lengths. Then, we can ignore only short paths and insert checkpoints into near the center of all long paths. We evaluate our algorithm by applying it to four benchmark circuits. Experimental results show that our proposed algorithm realizes an average of 1.71X overclocking compared with just inserting no STEPC. Furthermore, our improved algorithm realizes an average of 1.15X overclocking compared with our original algorithm.

A Floorplan-aware High-level Synthesis Algorithm Utilizing Interconnection Delay Characteristics in FPGA Designs

FUJIWARA Koichi;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.99 - 1042014/11-2014/11

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ISSN:0913-5685

Outline:Recently, high-level synthesis (HLS) techniques for FPGA designs are required such as in image processing and computerized stock tradings. With recent process scaling in FPGAs, interconnection delays become dominant in total circuit delays nevertheless I/O buffers and wire buffers are provided and each FPGA has a different interconnection delay characteristics. We need to consider interconnection delays based on interconnection delay characteristics in FPGA designs. In this paper, we propose a floorplan-aware high-level synthesis algorithm utilizing interconnection delay characteristics targeting FPGA designs. Our target architecture is HDR, one of distributed-register architectures, and then we can estimate interconnection delays correctly by utilizing interconnection delay characteristics in an FPGA chip. Further, we reduce multiplexers generated and also limit the total number of inputs to multiplexers in HLS process. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the latency by up to 6% compared with our previous approach.

A Process-Variation-Tolerant and Low-Latency Multi-Scenario High-Level Synthesis Algorithm for HDR Architectures

IGAWA Koki;ABE Shinya;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.105 - 1102014/11-2014/11

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ISSN:0913-5685

Outline:In this paper, we propose a process-variation-tolerant and low-latency multi-scenario high-level synthesis algorithm for HDR architectures. We assume two scenarios, which are a typical-case scenario and a worst-case scenario, and realize them on a single chip. By using distributed-register architectures called HDR architectures, we can take into account interconnection delays in high-level syntesis. We first schedule/bind each of the scenarios independently. After that, we commonize a typical-case scenario and a worst-case scenario and synthesize a commonized scheduling/binding result. Experimental results show that our algorithm reduces the latency of typical-case scenario by up to 33% compared with previous methods.

High speed design of sub-threshold circuit by using DTMOS

FUKUDOME Yuji;SHI Youhua;TOGAWA Nozomu;USAMI Kimiyoshi;YANAGISAWA Masao

Technical report of IEICE. VLD 114(328) p.117 - 1212014/11-2014/11

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ISSN:0913-5685

Outline:Low power consumption is achieved by operating circuits in sub-threshold region. However, in subthreshold region, the operating speed becomes slow, and the tradeoff between power and speed should be considered carefully. In this work, we present DTMOS implementations to realize high speed and low power in subthreshold region. Transistor level simulation results show that the operating speed can be improved by 30 %-45 %, and on average 15 % energy reduction can be achieved when V_

ranges 0.2-0.3V.

A Hardware Trojans Detection Method focusing on Nets in Hardware Trojans in Gate-Level Netlists

OYA Masaru;SHI Youhua;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.135 - 1402014/11-2014/11

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ISSN:0913-5685

Outline:Recently, digital ICs are designed by outside vendors to reduce design costs in semiconductor industry. This circumstance introduces risks that malicious attackers implement Hardware Trojans (HTs) into ICs. HTs are easily inserted in particular during design phase, but HTs detection is too difficult during this phase. This is why we have to assume Golden Netlists and activation of HTs in previous researches. This paper proposes an HT detection method through detecting LSLG nets, which have low switching probabilities. Our approach does not assume Golden netlists nor activation of HTs. We succesfully find out that all HT-inserted gate-level netlists from Trust-HUB benchmarks include a small number of LSLG nets. It takes approximately ten minutes to detect LSLG nets in each benchmark.

A Field Data Extractor Configuration Based on Multiplexer Tree Partitioning

ITO Koki;KAWAMURA Kazushi;YANAGISAWA Masao;TOGAWA Nozomu;TAMIYA Yutaka

Technical report of IEICE. VLD 114(328) p.197 - 2022014/11-2014/11

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ISSN:0913-5685

Outline:As seen in packet analysis of TCP/IP offload engine and stream data processing of encoder/decoder for video data, it is often necessary to extract a part of data from data changed field dynamically, where we can use a field-data extractor. Particularly, an (M, N) field-data extractor reads out any consecutive N bytes from an M-byte register by connecting its input/output using multiplexers. However, the number of required multiplexers increases too much as the input/output byte lengths increase. How to reduce the number of its required multiplexers is a major challenge. In this paper, we propose an efficient multiplexer-tree configuration method for an (M, N) field-data extractor. Our method is based on inserting a (N+B-1)-byte virtual intermediate-register into a multiplexer tree and partitioning it into an upper tree and a lower tree. Then our method theoretically reduces the number of required multiplexers without increasing the multiplexer-tree depth. We also propose how to determine the size of the virtual intermediate-register that minimizes the number of required multiplexers. Experimental results show that our method reduces the required number of gates to implement a field-data extractor by up to 92% compared with the one using a naive multiplexer-tree configuration.

Energy-efficient High-level Synthesis Algorithm targeting HDR-mcv Architecture with Multiple Clock Domains and Multiple Supply Voltages

ABE Shin-ya;SHI Youhua;USAMI Kimiyoshi;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.203 - 2082014/11-2014/11

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ISSN:0913-5685

Outline:An HDR-mcv architecture, which integrates multiple supply voltages and multiple clock domains into high-level synthesis and enables us to estimate interconnection delay effects during high-level synthesis, has been proposed with the corresponding synthesis algorithm. They assign voltages and clock frequencies to huddles which are the partitions for interconnection delay estimation during high-level synthesis. However, the voltage and clock assignment may have some energy overheads due to the increased clock trees. In this paper, we propose a new HDR-mcv architecture in which supply voltages are assigned to functional logics and clock synchronization logics separately. Next, we propose a high-level synthesis algorithm for the architecture, which can assign clock frequencies and supply voltages on the bases of the placement and energy informations. Experimental results show that the proposed method achieves 50% energy-saving compared with the conventional HDR-mcv architecture and 60% energy-saving compared with the existing high-level synthesis methods.

A High-level Synthesis Algorithm with Delay Variation Tolerance Optimization for RDR Architectures

HAGIO Yuta;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.209 - 2142014/11-2014/11

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Outline:In this paper, we propose a high-level synthesis algorithm with delay variation tolerance optimization for RDR architectures. We first obtain a non-delayed scheduling/binding result and a delayed scheduling/binding result independently. When we obtain two scheduling/binding results, we use two variation rates, the typical variation rate and the worst variation rate, and maximize them without increasing the latency. By adding several extra functional units to vacant RDR islands, we have a delayed scheduling/binding result so that its latency cannot be increased compared with the non-delayed one. After that, we similarize the two scheduling/binding results by repeatedly modifying their results. We can finally realize non-delayed and delayed scheduling/binding results simultaneously on RDR architecture with almost no area/performance overheads and we can select either one of them depending on post-silicon delay variation. Experimental results show that our algorithm successfully reduces delayed scheduling/binding latency by up to 16.7% compared with the conventional approach.

Energy evaluation of bit-write reduction method based on state encoding limiting maximum and minimum Hamming distances for non-volatile memories

KOJO Tatsuro;TAWADA Masashi;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.221 - 2262014/11-2014/11

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ISSN:0913-5685

Outline:Data stored in non-volatile memories may be destructed due to crosstalk and radiation but we can restore their data by using error-correcting codes. However, non-volatile memories consume a large amount of energy in writing. How to reduce writing bits even when using error-correcting codes is one of the challenges in non-volatile memory design. We have proposed a Doughnut code, which is a new bit-write-reducing and error-correcting code. In addition, we have proposed a code expansion method. When we apply our code expansion method to Doughnut code, we can obtain expanded Doughnut codes. Expanded Doughnut codes are error-correcting codes which can reduce the number of writing bits. In this paper, we demonstrate experimental evaluations from the viewpoint of energy reduction of our proposed expanded Doughnut codes. Experimental results show that the write-reducing code reduces energy consumption by up to 32% compared to Hamming code.

Small-Sized Encoder/Decoder Circuit Design for Bit-Write Reduction Targeting Non-Volatile Memories

TAWADA Masashi;KIMURA Shinji;YANAGISAWA Masao;TOGAWA Nozomu

Technical report of IEICE. VLD 114(328) p.227 - 2322014/11-2014/11

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ISSN:0913-5685

Outline:Non-volatile memory has many advantages such as low leakage power and non-volatility. However, there are problems that a non-volatile memory consumes a large amount of energy in writing and that the maximum number of bit re-writings is limited. We have proposed a Hamming-code based bit-write reduction method using data encoding/decoding but its encoder/decoder becomes too much large. In this paper, we propose small-sized encoder/decoder circuit design for the bit-write reduction codes. In this design, we simplify data encoding/decoding by using code redundancy. Experimental results show the efficiency of our encoder/decoder design.

A-3-7 Worst-case Bit-Write-Reducing and Error-Correcting Code Generation by One-to-many Mapping for Non-Volatile Memories

Kojo Tatsuro;Tawada Masashi;Yanagisawa Masao;Togawa Nozomu

Proceedings of the IEICE Engineering Sciences Society/NOLTA Society Conference 20152015/08-2015/08

CiNii

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ISSN:2189700X

A-9-2 Low-power soft-error tolerant New-SEH latch scheme

TAJIMA Saki;SHI Youhua;TOGAWA Nozomu;YANAGISAWA Masao

Proceedings of the IEICE Engineering Sciences Society/NOLTA Society Conference 20152015/08-2015/08

CiNii

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ISSN:2189700X

A-6-4 Improvement and Evaluation of Selector-logic-based Volume Rendering Circuits for FPGAs

Igarashi Keita;Yanagisawa Masao;Togawa Nozomu

Proceedings of the IEICE Engineering Sciences Society/NOLTA Society Conference 20162016/03-2016/03

CiNii

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ISSN:2189700X

A-6-5 Evaluation of A Floorplan-aware High-level Synthesis Algorithm Optimizing Critical Path for FPGA Designs

Fujiwara Koichi;Kawamura Kazushi;Yanagisawa Masao;Togawa Nozomu

Proceedings of the IEICE Engineering Sciences Society/NOLTA Society Conference 20162016/03-2016/03

CiNii

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ISSN:2189700X

Energy-efficient High-level Synthesis for HDR Architecture with Multi-stage Clock Gating

Akasaka Hiroyuki;Abe Shin-ya;Yanagisawa Masao;Togawa Nozomu

IPSJ Transactions on System LSI Design Methodology 7(0) p.74 - 802014-2014

CiNii

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ISSN:1882-6687

Outline:With the miniaturization and high performance of current and future LSIs, demand for portable devices has much more increased. Especially the problems of battery runtime and device overheating have occurred. In addition, with the downsize of the LSI design process, the ratio of an interconnection delay to a gate delay has continued to increase. High-level synthesis to estimate the interconnection delays and reduce energy consumption is essential. In this paper, we propose a high-level synthesis algorithm based on HDR architectures (huddle-based distributed register architectures) utilizing multi-stage clock gating. By increasing the number of clock gating stages in each huddle, we increase the number of the control steps at which we can apply the clock gating to registers. We can determine the configuration of the clock gating with optimized energy consumption. The experimental results demonstrate that our proposed algorithm reduced energy consumption by up to 27.7% compared with conventional algorithms.

A Delay-variation-aware High-level Synthesis Algorithm for RDR Architectures

Hagio Yuta;Yanagisawa Masao;Togawa Nozomu

IPSJ Transactions on System LSI Design Methodology 7(0) p.81 - 902014-2014

CiNii

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ISSN:1882-6687

Outline:As device feature size drops, interconnection delays often exceed gate delays. We have to incorporate interconnection delays even in high-level synthesis. Using RDR architectures is one of the effective solutions to this problem. At the same time, process and delay variation also becomes a serious problem which may result in several timing errors. How to deal with this problem is another key issue in high-level synthesis. In this paper, we propose a delay-variation-aware high-level synthesis algorithm for RDR architectures. We first obtain a non-delayed scheduling/binding result and, based on it, we also obtain a delayed scheduling/binding result. By adding several extra functional units to vacant RDR islands, we can have a delayed scheduling/binding result so that its latency is not much increased compared with the non-delayed one. After that, we similarize the two scheduling/binding results by repeatedly modifying their results. We can finally realize non-delayed and delayed scheduling/binding results simultaneously on RDR architecture with almost no area/performance overheads and we can select either one of them depending on post-silicon delay variation. Experimental results show that our algorithm successfully reduces delayed scheduling/binding latency by up to 42.9% compared with the conventional approach.

Energy-efficient High-level Synthesis for HDR Architecture with Multi-stage Clock Gating

Akasaka Hiroyuki;Abe Shin-ya;Yanagisawa Masao;Togawa Nozomu

IMT 10(1) p.1 - 72015-2015

CiNii

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ISSN:1881-0896

Outline:With the miniaturization and high performance of current and future LSIs, demand for portable devices has much more increased. Especially the problems of battery runtime and device overheating have occurred. In addition, with the downsize of the LSI design process, the ratio of an interconnection delay to a gate delay has continued to increase. High-level synthesis to estimate the interconnection delays and reduce energy consumption is essential. In this paper, we propose a high-level synthesis algorithm based on HDR architectures (huddle-based distributed register architectures) utilizing multi-stage clock gating. By increasing the number of clock gating stages in each huddle, we increase the number of the control steps at which we can apply the clock gating to registers. We can determine the configuration of the clock gating with optimized energy consumption. The experimental results demonstrate that our proposed algorithm reduced energy consumption by up to 27.7% compared with conventional algorithms.

A Floorplan-Driven High-Level Synthesis Algorithm for Multiplexer Reduction Targeting FPGA Designs

FUJIWARA Koichi;KAWAMURA Kazushi;ABE Shin-ya;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Trans. Fundamentals 98(7) p.1392 - 14052015-2015

CiNii

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ISSN:0916-8508

Outline:Recently, high-level synthesis (HLS) techniques for FPGA designs are required in various applications such as computerized stock tradings and reconfigurable network processings. In HLS for FPGA designs, we need to consider module floorplan and reduce multiplexers cost concurrently. In this paper, we propose a floorplan-driven HLS algorithm for multiplexer reduction targeting FPGA designs. By utilizing distributed-register architectures called HDR, we can easily consider module floorplan in HLS. In order to reduce multiplexers cost, we propose two novel binding methods called datapath-oriented scheduling/FU binding and datapath-oriented register binding. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the number of slices by up to 47% and latency by up to 22% compared with conventional approaches while the number of required control steps is almost the same.

An Energy-Efficient Floorplan Driven High-Level Synthesis Algorithm for Multiple Clock Domains Design

ABE Shin-ya;SHI Youhua;USAMI Kimiyoshi;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Trans. Fundamentals 98(7) p.1376 - 13912015-2015

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ISSN:0916-8508

Outline:In this paper, we first propose an HDR-mcd architecture, which integrates periodically all-in-phase based multiple clock domains and multi-cycle interconnect communication into high-level synthesis. In HDR-mcd, an entire chip is divided into several huddles. Huddles can realize synchronization between different clock domains in which interconnection delay should be considered during high-level synthesis. Next, we propose a high-level synthesis algorithm for HDR-mcd, which can reduce energy consumption by optimizing configuration and placement of huddles. Experimental results show that the proposed method achieves 32.5% energy-saving compared with the existing single clock domain based methods.

ECC-Based Bit-Write Reduction Code Generation for Non-Volatile Memory

TAWADA Masashi;KIMURA Shinji;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Trans. Fundamentals 98(12) p.2494 - 25042015-2015

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ISSN:0916-8508

Outline:Non-volatile memory has many advantages such as high density and low leakage power but it consumes larger writing energy than SRAM. It is quite necessary to reduce writing energy in non-volatile memory design. In this paper, we propose write-reduction codes based on error correcting codes and reduce writing energy in non-volatile memory by decreasing the number of writing bits. When a data is written into a memory cell, we do not write it directly but encode it into a codeword. In our write-reduction codes, every data corresponds to an information vector in an error-correcting code and an information vector corresponds not to a single codeword but a set of write-reduction codewords. Given a writing data and current memory bits, we can deterministically select a particular write-reduction codeword corresponding to the data to be written, where the maximum number of flipped bits are theoretically minimized. Then the number of writing bits into memory cells will also be minimized. Experimental results demonstrate that we have achieved writing-bits reduction by an average of 51% and energy reduction by an average of 33% compared to non-encoded memory.

Code Generation Limiting Maximum and Minimum Hamming Distances for Non-Volatile Memories

KOJO Tatsuro;TAWADA Masashi;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Trans. Fundamentals 98(12) p.2484 - 24932015-2015

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ISSN:0916-8508

Outline:Data stored in non-volatile memories may be destructed due to crosstalk and radiation but we can restore their data by using error-correcting codes. However, non-volatile memories consume a large amount of energy in writing. How to reduce maximum writing bits even using error-correcting codes is one of the challenges in non-volatile memory design. In this paper, we first propose Doughnut code which is based on state encoding limiting maximum and minimum Hamming distances. After that, we propose a code expansion method, which improves maximum and minimum Hamming distances. When we apply our code expansion method to Doughnut code, we can obtain a code which reduces maximum-flipped bits and has error-correcting ability equal to Hamming code. Experimental results show that the proposed code efficiently reduces the number of maximum-writing bits.

Scan-Based Side-Channel Attack on the Camellia Block Cipher Using Scan Signatures

JIANG Huiqian;FUJISHIRO Mika;KODERA Hirokazu;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Trans. Fundamentals 98(12) p.2547 - 25552015-2015

CiNii

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ISSN:0916-8508

Outline:Camellia is a block cipher jointly developed by Mitsubishi and NTT of Japan. It is designed suitable for both software and hardware implementations. One of the design-for-test techniques using scan chains is called scan-path test, in which testers can observe and control the registers inside the LSI chip directly in order to check if the LSI chip correctly operates or not. Recently, a scan-based side-channel attack is reported which retrieves the secret information from the cryptosystem using scan chains. In this paper, we propose a scan-based attack method on the Camellia cipher using scan signatures. Our proposed method is based on the equivalent transformation of the Camellia algorithm and the possible key candidate reduction in order to retrieve the secret key. Experimental results show that our proposed method sucessfully retrieved its 128-bit secret key using 960 plaintexts even if the scan chain includes the Camellia cipher and other circuits and also sucessfully retrieves its secret key on the SASEBO-GII board, which is a side-channel attack standard evaluation board.

A Hardware-Trojans Identifying Method Based on Trojan Net Scoring at Gate-Level Netlists

OYA Masaru;SHI Youhua;YAMASHITA Noritaka;OKAMURA Toshihiko;TSUNOO Yukiyasu;GOTO Satoshi;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Trans. Fundamentals 98(12) p.2537 - 25462015-2015

CiNii

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ISSN:0916-8508

Outline:Outsourcing IC design and fabrication is one of the effective solutions to reduce design cost but it may cause severe security risks. Particularly, malicious outside vendors may implement Hardware Trojans (HTs) on ICs. When we focus on IC design phase, we cannot assume an HT-free netlist or a Golden netlist and it is too difficult to identify whether a given netlist is HT-free or not. In this paper, we propose a score-based hardware-trojans identifying method at gate-level netlists without using a Golden netlist. Our proposed method does not directly detect HTs themselves in a gate-level netlist but it detects a net included in HTs, which is called Trojan net, instead. Firstly, we observe Trojan nets from several HT-inserted benchmarks and extract several their features. Secondly, we give scores to extracted Trojan net features and sum up them for each net in benchmarks. Then we can find out a score threshold to classify HT-free and HT-inserted netlists. Based on these scores, we can successfully classify HT-free and HT-inserted netlists in all the Trust-HUB gate-level benchmarks and ISCAS85 benchmarks as well as HT-free and HT-inserted AES gate-level netlists. Experimental results demonstrate that our method successfully identify all the HT-inserted gate-level benchmarks to be "HT-inserted" and all the HT-free gate-level benchmarks to be "HT-free" in approximately three hours for each benchmark.

Message from the Editor-in-Chief

Togawa Nozomu

IPSJ Transactions on System LSI Design Methodology 9(0) p.1 - 12016-2016

CiNii

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ISSN:1882-6687

A Multi-Scenario High-Level Synthesis Algorithm for Variation-Tolerant Floorplan-Driven Design

IGAWA Koki;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 99(7) p.1278 - 12932016-2016

CiNii

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ISSN:0916-8508

Outline:In order to tackle a process-variation problem, we can define several scenarios, each of which corresponds to a particular LSI behavior, such as a typical-case scenario and a worst-case scenario. By designing a single LSI chip which realizes multiple scenarios simultaneously, we can have a process-variation-tolerant LSI chip. In this paper, we propose a multi-scenario high-level synthesis algorithm for variation-tolerant floorplan-driven design targeting new distributed-register architectures, called HDR architectures. We assume two scenarios, a typical-case scenario and a worst-case scenario, and realize them onto a single chip. We first schedule/bind each of the scenarios independently. After that, we commonize the scheduling/binding results for the typical-case and worst-case scenarios and thus generate a commonized area-minimized floorplan result. At that time, we can explicitly take into account interconnection delays by using distributed-register architectures. Experimental results show that our algorithm reduces the latency of the typical-case scenario by up to 50% without increasing the latency of the worst-case scenario, compared with several existing methods.

Interconnection-Delay and Clock-Skew Estimate Modelings for Floorplan-Driven High-Level Synthesis Targeting FPGA Designs

FUJIWARA Koichi;KAWAMURA Kazushi;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 99(7) p.1294 - 13102016-2016

CiNii

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ISSN:0916-8508

Outline:Recently, high-level synthesis techniques for FPGA designs (FPGA-HLS techniques) are strongly required in various applications. Both interconnection delays and clock skews have a large impact on circuit performance implemented onto FPGA, which indicates the need for floorplan-driven FPGA-HLS algorithms considering them. To appropriately estimate interconnection delays and clock skews at HLS phase, a reasonable model to estimate them becomes essential. In this paper, we demonstrate several experiments to characterize interconnection delays and clock skews in FPGA and propose novel estimate models called "IDEF" and "CSEF". In order to evaluate our models, we integrate them into a conventional floorplan-driven FPGA-HLS algorithm. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the latency by up to 22% compared with conventional approaches.

Bi-Partitioning Based Multiplexer Network for Field-Data Extractors

ITO Koki;KAWAMURA Kazushi;TAMIYA Yutaka;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 99(7) p.1410 - 14142016-2016

CiNii

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ISSN:0916-8508

Outline:An (M,N)-field-data extractor reads out any consecutive N bytes from an M-byte register by connecting its input/output using a multiplexer (MUX) network. It is used in packet analysis and/or stream data processing for video/audio data. In this letter, we propose an efficient MUX network for an (M,N)-field-data extractor. By bi-partitioning a simple MUX network into an upper one and a lower one, we can theoretically reduce the number of required MUXs without increasing the MUX network depth. Experimental results show that we can reduce the gate count by up to 92% compared to a naive approach.

A floorplan-aware high-level synthesis technique with delay-variation tolerance

Kawamura, Kazushi; Hagio, Yuta; Shi, Youhua; Togawa, Nozomu

Proceedings of the 2015 IEEE International Conference on Electron Devices and Solid-State Circuits, EDSSC 2015 p.122 - 1252015/09-2015/09

DOIScopus

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Outline:© 2015 IEEE. For realizing better trade-off between performance and yield rate in recent LSI designs, it is required to deal with increasing the ratios of interconnect delay as well as delay variation. In this paper, a novel floorplan-aware high-level synthesis technique with delay-variation tolerance is proposed. By utilizing floorplan-driven architectures, interconnect delays can be estimated and then handled even in high-level synthesis. Applying our technique enables to realize two scheduling/binding results (one is a non-delayed result and the other is a delayed result) simultaneously on a chip with small area/performance overhead, and either one of them can be selected according to the post-silicon delay variation. Experimental results demonstrate that our technique can reduce delayed scheduling/binding latency by up to 32.3% compared with conventional approaches.

Scan-based side-channel attack against symmetric key ciphers using scan signatures

Fujishiro, Mika; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

Proceedings of the 2015 IEEE International Conference on Electron Devices and Solid-State Circuits, EDSSC 2015 p.309 - 3122015/09-2015/09

DOIScopus

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Outline:© 2015 IEEE. There are a number of studies on a side-channel attack which uses information exploited from the physical implementation of a cryptosystem. A scan-based side-channel attack utilizes scan chains, one of design-for-test techniques and retrieves the secret information inside the cryptosystem. In this paper, scan-based side-channel attack methods against symmetric key ciphers such as block ciphers and stream ciphers using scan signatures are presented to show the risk of scan-based attacks.

Partitioning-based multiplexer network synthesis for field-data extractors

Ito, Koki; Tamiya, Yutaka; Yanagisawa, Masao; Togawa, Nozomu

International System on Chip Conference 2016-Februaryp.263 - 2682016/02-2016/02

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ISSN:21641676

Outline:© 2015 IEEE.As seen in packet analysis of TCP/IP offload engine and stream data processing for video/audio data, it is necessary to extract a particular data field from bulk data, where we can use a field-data extractor. Particularly, an (M, N)-field-data extractor reads out any consecutive N bytes from an M-byte register by connecting its input/output using multiplexers. However, the number of required multiplexers increases too much as the input/output byte lengths increase. How to reduce the number of its required multiplexers is a major challenge. In this paper, we propose an efficient multiplexer network synthesis method for an (M, N)-field-data extractor. Our method is based on inserting an (N + B-1)-byte virtual intermediate register into a multiplexer network and partitioning it into an upper network and a lower network. Our method theoretically reduces the number of required multiplexers without increasing the multiplexer network depth. We also propose how to determine the size of the virtual intermediate register that minimizes the number of required multiplexers. Experimental results show that our method reduces the required number of gates to implement a field-data extractor by up to 92% compared with the one using a naive multiplexer network.

A process-variation-aware multi-scenario high-level synthesis algorithm for distributed-register architectures

Igawa, Koki; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

International System on Chip Conference 2016-Februaryp.7 - 122016/02-2016/02

DOIScopus

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ISSN:21641676

Outline:© 2015 IEEE.In order to tackle a process-variation problem, we can define several scenarios, each of which corresponds to a particular LSI behavior, such as a typical-case scenario and a worst-case scenario. By designing a single LSI chip which realizes multiple scenarios simultaneously, we can have a process-variation-tolerant LSI chip. In this paper, we propose a process-variation-aware low-latency and multi-scenario high-level synthesis algorithm targeting new distributed-register architectures, called HDR architectures. We assume two scenarios, a typical-case scenario and a worst-case scenario, and realize them onto a single chip. We first schedule/bind each of the scenarios independently. After that, we commonize the scheduling/binding results for the typical-case and worst-case scenarios and thus generate a commonized area-minimized floorplan result. Experimental results show that our algorithm reduces the latency of the typical-case scenario by up to 50% without increasing the latency of the worst-case scenario, compared with several existing methods.

Bit-write-reducing and error-correcting code generation by clustering error-correcting codewords for non-volatile memories

Kojo, Tatsuro; Tawada, Masashi; Yanagisawa, Masao; Togawa, Nozomu

2015 IEEE/ACM International Conference on Computer-Aided Design, ICCAD 2015 p.682 - 6892016/01-2016/01

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Outline:© 2015 IEEE.Non-volatile memories are paid attention to as a promising alternative to memory design. Data stored in them still may be destructed due to crosstalk and radiation. We can restore the data by using error-correcting codes which require extra bits to correct bit errors. Further, non-volatile memories consume ten to hundred times more energy than normal memories in bit-writing. When we configure them using error-correcting codes, it is quite necessary to reduce writing bits. In this paper, we propose a method to generate a bit-write-reducing code with error-correcting ability. We first pick up an error-correcting code which can correct t-bit errors. We cluster its codeswords and generate a cluster graph satisfying the S-bit flip conditions. We assign a data to be written to each cluster. In other words, we generate one-to-many mapping from each data to the codewords in the cluster. We prove that, if the cluster graph is a complete graph, every data in a memory cell can be re-written into another data by flipping at most S bits keeping error-correcting ability to t bits. We further propose an efficient method to cluster error-correcting codewords. Experimental results demonstrate that, when we apply our bit-write-reducing code to MediaBench applications, it can reduce writing-bit counts by up to 28.2% and also energy consumption of non-volatile memory cells by up to 27.9% compared to existing error-correcting codes keeping the same error-correcting ability. This paper proposes the world-first theoretically near-optimal bit-write-reducing code with error-correcting ability based on the efficient coding theories.

Effective parallel algorithm for GPGPU-accelerated explicit routing optimization

Kikuta, Ko; Oki, Eiji; Yamanaka, Naoaki; Togawa, Nozomu; Nakazato, Hidenori

2015 IEEE Global Communications Conference, GLOBECOM 2015 2016/02-2016/02

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Outline:© 2015 IEEE.The recent development of network technologies that offer centralized control of explicit routes opens the door to the online optimization of explicit routing. For this kind of Traffic Engineering optimization, raising the calculation speeds by using multi-core processors with effective parallel algorithms is a key goal. This paper proposes an effective parallel algorithm for General purpose Programming on Graphic Processing Unit (GPGPU); its massively parallel style promises strong acceleration of calculation speed. The proposed algorithm parallelizes not only the search method of the Genetic Algorithm, but also its fitness functions, which calculate the network congestion ratio, so as to fully utilize the power of modern GPGPUs. Concurrently, each execution is designed for thread-block execution on the GPU with consideration of thread occupancy, local resources, and SIMT execution to maximize GPU performance. Evaluations show that the proposed algorithm offers, on average, a nine fold speedup compared to the conventional CPU approach.

A landmark-based route recommendation method for pedestrian walking strategies

Bao, Siya; Nitta, Tomoyuki; Shindou, Daisuke; Yanagisawa, Masao; Togawa, Nozomu

2015 IEEE 4th Global Conference on Consumer Electronics, GCCE 2015 p.672 - 6732016/02-2016/02

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Outline:© 2015 IEEE.This paper proposes a landmark-based route recommendation method for enjoyable walking atmosphere strategies by accumulating and analyzing geographical information. We utilize landmark categorization and region clustering to obtain effective elements. Experimental results demonstrate that our proposed method improves walking environment quality and confirm that it is applicable in both urban and rural areas.

A visible corner-landmark based route finding algorithm for pedestrian navigation

Takeda, Kengo; Nitta, Tomoyuki; Shindou, Daisuke; Yanagisawa, Masao; Togawa, Nozomu

2015 IEEE 4th Global Conference on Consumer Electronics, GCCE 2015 p.601 - 6022016/02-2016/02

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Outline:© 2015 IEEE.Although many GPS-based pedestrian navigations are released, their instructions at decision points are not sufficient. This is mainly due to the lack of landmark informations. They may cause pedestrians to pass decision points or misunderstand when to turn. This paper proposes a visible corner-landmark based route finding algorithm. The proposed algorithm is based on visibility edges for landmarks and can obtain a pedestrian route that has visible landmarks on its corner points. Experiments demonstrate that the proposed algorithm can maximize the visible corner landmarks included in the generated routes.

A delay variation and floorplan aware high-level synthesis algorithm with body biasing

Igawa, Koki; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - International Symposium on Quality Electronic Design, ISQED 2016-Mayp.75 - 802016/05-2016/05

DOIScopus

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ISSN:19483287

Outline:© 2016 IEEE.In this paper, we propose a delay variation and floorplan aware high-level synthesis algorithm with body biasing, which minimizes the average leakage energy of manufactured chips. To realize a floorplan-oriented high-level synthesis, we utilize a huddle-based distributed register architecture (HDR architecture), one of the DR architectures. HDR architecture divides the chip area into small partitions called a huddle and we can control a body bias voltage for every huddle. During high-level synthesis, we iteratively obtain expected leakage energy for every huddle when applying a body bias voltage. A huddle with smaller expected leakage energy contributes to reducing expected leakage energy of the entire circuit but can increase the latency. We assign CDFG nodes in critical paths to the huddles with larger expected leakage energy and those in non-critical paths to the huddles with smaller expected leakage energy. We expect to minimize the entire leakage energy in a manufactured chip without increasing its latency. Experimental results show that our algorithm reduces the average leakage energy by up to 38.9% without latency and yield degradation compared with typical-case design with body biasing.

In-situ Trojan authentication for invalidating hardware-Trojan functions

Oya, Masaru; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - International Symposium on Quality Electronic Design, ISQED 2016-Mayp.152 - 1572016/05-2016/05

DOIScopus

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ISSN:19483287

Outline:© 2016 IEEE.Due to the fact that we do not know who will create hardware Trojans (HTs), and when and where they would be inserted, it is very difficult to correctly and completely detect all the real HTs in untrusted ICs, and thus it is desired to incorporate in-situ HT invalidating functions into untrusted ICs as a countermeasure against HTs. This paper proposes an in-situ Trojan authentication technique for gate-level netlists to avoid security leakage. In the proposed approach, an untrusted IC operates in authentication mode and normal mode. In the authentication mode, an embedded Trojan authentication circuit monitors the bit-flipping count of a suspicious Trojan net within the pre-defined constant clock cycles and identify whether it is a real Trojan or not. If the authentication condition is satisfied, the suspicious Trojan net is validated. Otherwise, it is invalidated and HT functions are masked. By doing this, even untrusted netlists with HTs can still be used in the normal mode without security leakage. By setting the appropriate authentication condition using training sets from Trust-HUB gate-level benchmarks, the proposed technique invalidates successfully only HTs in the training sets. Furthermore, by embedding the in-situ Trojan authentication circuit into a Trojan-inserted AES crypto netlist, it can run securely and correctly even if HTs exist where its area overhead is just 1.5% with no delay overhead.

A high-level synthesis algorithm for FPGA designs optimizing critical path with interconnection-delay and clock-skew consideration

Fujiwara, Koichi; Kawamura, Kazushi; Yanagisawa, Masao; Togawa, Nozomu

2016 International Symposium on VLSI Design, Automation and Test, VLSI-DAT 2016 2016/05-2016/05

DOIScopus

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Outline:© 2016 IEEE.High-level synthesis for FPGA designs (FPGA-HLS) is recently required in various applications. Since wire delays are becoming a design bottleneck in FPGA, we need to handle interconnection delays and clock skews in FPGA-HLS flow. In this paper, we propose an FPGA-HLS algorithm optimizing critical path with interconnection-delay and clock-skew consideration. By utilizing HDR architecture, we floorplan circuit modules in HLS flow and, based on the result, estimate interconnection delays and clock skews. To reduce the critical-path delay(s) of a circuit, we propose two novel methods for FPGA-HLS. Experimental results demonstrate that our algorithm can improve circuit performance by up to 24% compared with conventional approaches.

Small-sized and noise-reducing power analyzer design for low-power IoT devices

Kitayama, Ryosuke; Takenaka, Takashi; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - 2015 IEEE 11th International Conference on ASIC, ASICON 2015 2016/07-2016/07

DOIScopus

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Outline:© 2015 IEEE.Power analysis for IoT devices is strongly required to reduce power consumption and realize secure communications, where we need a small-sized power analyzer that can reduce a wide frequency range of noises is needed. In this paper, we propose a small-sized and noise-reduced power analyzer for IoT devices. We utilize a signal averaging method to reduce a wide frequency range of noises. At that time, how to implement a synchronous process between a power analyzer and a target IoT device becomes the key problem. We solve this problem by (a) using synchronization signals generated by a general-purpose I/O interface of a microprocessor and (b) introducing a data-order correction process. We analyze power/energy consumption of the encryption process of LED block cipher on the IoT device and obtain an average power of 146.3mW and energy of 3.84mJ. The proposed power analyzer is just implemented on a 5cm × 5cm board but these results only have 5% errors compared to a high-precision oscilloscope.

Clock skew estimate modeling for FPGA high-level synthesis and its application

Fujiwara, Koichi; Kawamura, Kazushi; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - 2015 IEEE 11th International Conference on ASIC, ASICON 2015 2016/07-2016/07

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Outline:© 2015 IEEE.Recently, high-level synthesis (HLS) techniques for FPGA designs are required in various applications. Clock network in FPGA has already been built before implementing any circuits, which may lead a large impact of clock skews and then degrade operation frequency. In this paper, we formulate a clock skew estimate model for FPGA-HLS (CSEF). CSEF is an accurate model to estimate clock skews in HLS flow. CSEF is then integrated into a floorplan-aware HLS algorithm targeting FPGA designs. Experimental results demonstrate that our HLS algorithm can realize FPGA designs which reduce the latency by up to 19% compared with conventional approaches.

Image synthesis circuit design using selector-logic-based alpha blending and its FPGA implementation

Igarashi, Keita; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - 2015 IEEE 11th International Conference on ASIC, ASICON 2015 2016/07-2016/07

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Outline:© 2015 IEEE.Alpha blending is one of image synthesis techniques, which synthesizes a new image by summing up weighted input images and realizes transparent effect. In this paper, we focus on alpha blending using selector logics and implement it on an FPGA board. By applying selector logics to the alpha blending operation, its total product terms are decreased and thus a circuit size and circuit delay are improved simultaneously. In our implementation, original pixel values are stored into a memory on the FPGA board and then a new pixel value is synthesized based on input transmittance factors. We realize approximately 23% speed-up and 8% area reduction simultaneously using selector-logic based alpha blending.

Improved monitoring-path selection algorithm for suspicious timing error prediction based timing speculation

Yoshida, Shinnosuke; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - 2015 IEEE 11th International Conference on ASIC, ASICON 2015 2016/07-2016/07

DOIScopus

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Outline:© 2015 IEEE.As process technology is scaling down, timing speculation techniques such as Razor and STEP are emerged as alternative solutions to reduce required margins due to various variation effects. Unlike Razor, STEP is a prediction-based timing speculation method to predict suspicious timing errors before they really appear, and thus it can result in more performance improvement. Therefore, an improved monitoring-path selection algorithm for STEP-based timing speculation is proposed in this paper, in which candidate monitoring-paths are selected based on short path removement and path length estimation. Experimental results show that the proposed algorithm realizes an average of 1.71X overclocking compared with worst-case based designs.

A low-power soft error tolerant latch scheme

Tajima, Saki; Shi, Youhua; Togawa, Nozomu; Yanagisawa, Masao

Proceedings - 2015 IEEE 11th International Conference on ASIC, ASICON 2015 2016/07-2016/07

DOIScopus

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Outline:© 2015 IEEE.As process technology continues scaling, low power and reliability of integrated circuits are becoming more critical than ever before. Particularly, due to the reduction of node capacitance and operating voltage for low power consumption, it makes the circuits more sensitive to high-energy particles induced soft errors. In this paper, a soft-error tolerant latch called TSPC-SEH is proposed for soft error tolerance with low power consumption. The simulation results show that the proposed TSPC-SEH latch can achieve up to 42% power consumption reduction and 54% delay improvement compared to the existing soft error tolerant SEH and DICE designs.

Multi-scenario high-level synthesis for dynamic delay variation and its evaluation on FPGA platforms

Igawa, Koki; Yanagisawa, Masao; Togawa, Nozomu

IEICE Electronics Express 13(18) 2016/01-2016/01

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ISSN:13492543

Outline:© IEICE 2016.Multi-scenario high-level synthesis for distributed register/controller architecture has been proposed targeting static delay variation. In this paper, we extend it and propose a floorplan-driven high-level synthesis algorithm which can be applied to dynamic delay variation by effectively using an error prediction technique, where pre-error registers are introduced to local registers in every circuit block. Experimental results show that the proposed algorithm using two and three scenarios on an FPGA chip reduces the average number of required control steps by 17.6% and 25.5% on average compared to worst-case high-level synthesis at the expense of increasing lookup-tables and flip-flops. Moreover, we implement a multi-scenario elliptic-wave-filter (EWF) circuit with three scenarios synthesized by our proposed algorithm onto an FPGA chip and run it under the environment with varying supply voltages which causes dynamic delay variation. The FPGA implementation experiments also demonstrate that the EWF circuit effectively runs on the real FPGA chip. As far as we know, this is the world-first experiment where a multi-scenario circuit runs under real dynamic delay variation environment.

Message from the editor-in-chief

Togawa, Nozomu

IPSJ Transactions on System LSI Design Methodology 92016/01-2016/01

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Redesign for untrusted gate-level netlists

Oya, Masaru; Oya, Masaru; Yanagisawa, Masao; Togawa, Nozomu

2016 IEEE 22nd International Symposium on On-Line Testing and Robust System Design, IOLTS 2016 p.219 - 2202016/10-2016/10

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Outline:© 2016 IEEE.This paper proposes a redesign technique which designs from untrusted netlists to trusted netlists. Our approach consists of two phases, detection phase and invalidation phase. The detection phase picks up suspicious hardware Trojans (HTs) by pattern matching. The invalidation phase modifies the suspicious HTs in order not to activate them. In the invalidation phase, three invalidation techniques are selected by analyzing location of suspicious malicious nets. Applying appropriately the invalidation technique to the nets can correctly invalidate HTs. In our results, the proposed technique can successfully invalidate HTs on several Trust-HUB benchmarks without HT activations. The results clearly demonstrate that our redesign technique is very effective to remove HT risks.

Hardware Trojans classification for gate-level netlists based on machine learning

Hasegawa, Kento; Oya, Masaru; Yanagisawa, Masao; Togawa, Nozomu

2016 IEEE 22nd International Symposium on On-Line Testing and Robust System Design, IOLTS 2016 p.203 - 2062016/10-2016/10

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Outline:© 2016 IEEE.Recently, we face a serious risk that malicious third-party vendors can very easily insert hardware Trojans into their IC products but it is very difficult to analyze huge and complex ICs. In this paper, we propose a hardware-Trojan classification method to identify hardware-Trojan infected nets (or Trojan nets) using a support vector machine (SVM). Firstly, we extract the five hardware-Trojan features in each net in a netlist. Secondly, since we cannot effectively give the simple and fixed threshold values to them to detect hardware Trojans, we represent them to be a five-dimensional vector and learn them by using SVM. Finally, we can successfully classify a set of all the nets in an unknown netlist into Trojan ones and normal ones based on the learned SVM classifier. We have applied our SVM-based hardware-Trojan classification method to Trust-HUB benchmarks and the results demonstrate that our method can much increase the true positive rate compared to the existing state-of-the-art results in most of the cases. In some cases, our method can achieve the true positive rate of 100%, which shows that all the Trojan nets in a netlist are completely detected by our method.

Hardware-trojans rank: Quantitative evaluation of security threats at gate-level netlists by pattern matching

Oya, Masaru; Yamashita, Noritaka; Okamura, Toshihiko; Tsunoo, Yukiyasu; Yanagisawa, Masao; Togawa, Nozomu

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E99A(12) p.2335 - 23472016/12-2016/12

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ISSN:09168508

Outline:Copyright © 2016 The Institute of Electronics, Information and Communication Engineers.Since digital ICs are often designed and fabricated by third parties at any phases today, we must eliminate risks that malicious attackers may implement Hardware Trojans (HTs) on them. In particular, they can easily insert HTs during design phase. This paper proposes an HT rank which is a new quantitative analysis criterion against HTs at gate-level netlists. We have carefully analyzed all the gate-level netlists in Trust-HUB benchmark suite and found out several Trojan net features in them. Then we design the three types of Trojan points: feature point, count point, and location point. By assigning these points to every net and summing up them, we have the maximum Trojan point in a gate-level netlist. This point gives our HT rank. The HT rank can be calculated just by net features and we do not perform any logic simulation nor random test. When all the gate-level netlists in Trust-HUB, ISCAS85, ISCAS89 and ITC99 benchmark suites as well as several OpenCores designs, HT-free and HT-inserted AES netlists are ranked by our HT rank, we can completely distinguish HT-inserted ones (which HT rank is ten or more) from HT-free ones (which HT rank is nine or less). The HT rank is the world-first quantitative criterion which distinguishes HT-inserted netlists from HT-free ones in all the gate-level netlists in Trust-HUB, ISCAS85, ISCAS89, and ITC99.

Books And Publication

組込みシステム概論

戸川望編著

CQ出版2008/02-

Detali

ISBN:9784789845502

Patent

Reference Number:510

LDPC符号検出装置及びLDPC符号検出方法(日本)

後藤 敏, 池永 剛, 戸川 望, 清水 一範

2005-093920、2006-279396

Reference Number:534

位置特定システム及び位置特定方法(日本)

浜田 敏雄, 戸川 望, 上田 晴久

2005-341824、2007-150681

Reference Number:876

複素数の積和演算装置および積和演算方法(日本)

戸川 望, 名村 健, 大附 辰夫

2008-240323、2010- 72981

Reference Number:957

重み付き加算演算器および加算演算方法(日本)

戸川 望, 原 智昭, 大附 辰夫

2009-107362、2010-257281

Reference Number:1275

画像処理システムの構成装置および構成方法(日本)

戸川 望, 李 昇周

2012-033894、2013-171374、5697102

Reference Number:1310

計算システム、処理装置、及び計算システムにおける内部負荷分散方法(日本)

戸川 望, 李 昇周

2012-153450、2014- 16769

Reference Number:1340

故障攻撃検出回路および暗号処理装置(日本)

戸川 望, 五十嵐 博昭, 史 又華

2012-181944、2014- 38294

Reference Number:1427

計算機システム、ルータ装置、パケット転送方法およびプログラム(日本)

戸川 望, 李 昇周

2013-122601、2014-241474

Reference Number:1574

資源再配置装置、資源再配置方法およびプログラム(日本)

戸川 望

2014-191276、2016- 63463

Reference Number:1724

ハッシュ関数計算装置および方法(日本)

戸川 望, 島﨑 健太, 津田 俊隆, 朴 容震

2015-182838、2017- 58500

Reference Number:1725

ハッシュ関数計算装置および方法(日本)

戸川 望, 島﨑 健太, 津田 俊隆, 朴 容震

2015-182843、2017- 58501

Reference Number:1753

辞書検索方法および装置(日本)

島﨑 健太, 津田 俊隆, 戸川 望, 朴 容震

2015-224490、2017- 91432

Reference Number:1865

辞書検索方法、装置、およびプログラム(日本)

戸川 望, 島﨑 健太, 多和田 雅師, 津田 俊隆, 中里 秀則

2016-224819、2018- 81611

Reference Number:1917

測定装置、ナビゲーションシステム、測定方法及びプログラム(日本)

戸川 望, 矢野 椋也

2017-148470、2019- 28796

Research Grants & Projects

Grant-in-aids for Scientific Research Adoption Situation

Research Classification:

Abstract LSI model and Its Associated Low-energy Integrated LSI Design Methodology

2013/-0-2016/-0

Allocation Class:¥18200000

Research Classification:

Efficient Subtract-Multiply Operation Circuit Design Using Selector Logics

2013/-0-2015/-0

Allocation Class:¥3770000

Research Classification:

Abstract LSI Model and Its Associated High-Level Synthesis Algorithm for Deep Submicron Technologies

2010/-0-2013/-0

Allocation Class:¥18330000

Research Classification:

Indoor Route Search and Display Methods based on Cognitive Science and Printed Circuit Board Wiring

Allocation Class:¥3530000

Research Classification:

Next-Generation High-Level Synthesis System Based on Deep Submicron Technology

Allocation Class:¥3800000

Research Classification:

Bit-write minimizing codes for non-volatile memories and their application to normally-off computing

2017/-0-2019/-0

Allocation Class:¥6500000

Research Classification:

Hardware-Trojan Detection for Integrated Circuit Design Data based on Machine Learning

2019/-0-2022/-0

Allocation Class:¥17290000

On-campus Research System

Special Research Project

通信処理向け適応型プロセッサ設計に関する研究

2005

Research Results Outline: 通信処理プロセッサ/ネットワークプロセッサは,比較的新しいタイプのプロセッサで,主にパケットのスイッチングに代表される通信処理に特化した専用プロセッ 通信処理プロセッサ/ネットワークプロセッサは,比較的新しいタイプのプロセッサで,主にパケットのスイッチングに代表される通信処理に特化した専用プロセッサである.これまで基幹ネットワークの通信処理など高速な通信パケットのスイッチングが主眼となる箇所に... 通信処理プロセッサ/ネットワークプロセッサは,比較的新しいタイプのプロセッサで,主にパケットのスイッチングに代表される通信処理に特化した専用プロセッサである.これまで基幹ネットワークの通信処理など高速な通信パケットのスイッチングが主眼となる箇所に使用されてきた.しかしながら,情報家電を筆頭とするエンドユーザ機器では,通信処理プロセッサに対し,これまでの (1)単純なスイッチング処理,に加え,(2)マルチメディア情報の符号化/復号化,(3)個人コンテンツ情報の暗号化/復号化,(4)ファイアウォール機能,(5)QoS(Quality ofService)の制御,を適応的に実現することが不可欠と考える. 以上の背景のもと,本研究では通信処理向けにアプリケーション処理を適応的に変化させることを可能とした専用プロセッサの設計に取り組んだ.提案する通信処理プロセッサは,複数個の「不均一」な構造を持つプロセッサコアの集合体として,通信パケット処理の負荷に応じて,「適応的に」内蔵プログラムを変化させ,処理の均衡化を図るしくみを持つものを考える.また通信パケットの遅延制御を確保するため,パケット優先順位に基づくバス調停機構(QoS調停機構)を設け,しかも各プロセッサコアは,QoS調停機構付き共通バスに接続されるアーキテクチャを持つ.この結果,上記(1)~(5)の処理を実現しかつ確実なパケット遅延制御を実現することが期待できる. (1) 通信処理向け適応型プロセッサの基本アーキテクチャの構築,ならびに,(2) 通信処理向け適応型プロセッサの自動設計環境フレームワークの構築,を通じて,提案する通信処理向けにアプリケーション処理を適応的に変化させた専用プロセッサは,既存のネットワークプロセッサに比較して,そのスケーラビリティを大幅に向上させることで,10%~20%程度の性能向上を実現し,3Gbpsに近いスイッチング処理や,250Mbpsを越える暗号化通信処理を実現することが確認できた.

ノーマリオフ計算のための書込みビットを厳密に最小化する書込み削減符号の構築

2015

Research Results Outline: 不揮発メモリはノーマリオフ計算の中心的役割を果たすが,不揮発メモリのビット書込みエネルギーはビット読出しに比べ1桁~2桁以上大きく,その成否は「不揮 不揮発メモリはノーマリオフ計算の中心的役割を果たすが,不揮発メモリのビット書込みエネルギーはビット読出しに比べ1桁~2桁以上大きく,その成否は「不揮発メモリの書込みビットをいかに削減するか」にある.これに対し我々はデータを符号化することで,書込み... 不揮発メモリはノーマリオフ計算の中心的役割を果たすが,不揮発メモリのビット書込みエネルギーはビット読出しに比べ1桁~2桁以上大きく,その成否は「不揮発メモリの書込みビットをいかに削減するか」にある.これに対し我々はデータを符号化することで,書込みビット数を厳密に最小化する符号構成方法の構築に成功した.  本研究では,まずノーマリオフ計算アプリケーションに最適な構成を持つ書込みビットを最小化する符号を構築し,符号化器,復号化器,メモリセルから構成される不揮発メモリシステムを構築した.さらにビット書込み削減と同時に,誤り訂正能力を持った符号を構築した.メモリエネルギーを最大40%程度削減した.

安全・安心な電子社会のための暗号LSI攻撃とその防御

2010

Research Results Outline: 近年,暗号処理を実装したLSI (大規模集積回路) に対し,テスト用のスキャンパスを利用することでその秘密鍵を復元するスキャンベース攻撃が注目されて 近年,暗号処理を実装したLSI (大規模集積回路) に対し,テスト用のスキャンパスを利用することでその秘密鍵を復元するスキャンベース攻撃が注目されている.スキャンパスとはLSI中のレジスタを直列に接続し,LSIの外部からレジスタを直接制御・観測で... 近年,暗号処理を実装したLSI (大規模集積回路) に対し,テスト用のスキャンパスを利用することでその秘密鍵を復元するスキャンベース攻撃が注目されている.スキャンパスとはLSI中のレジスタを直列に接続し,LSIの外部からレジスタを直接制御・観測できるようにしたテスト容易化手法の1つであり,スキャンパステストを用いることでLSIテスト効率を大幅に高めることができる. その一方,スキャンパスを使用して動作中のLSI内部のレジスタ出力を取得できることを利用し,暗号回路の動作状態を解析,秘密鍵復元に応用したものがスキャンベース攻撃である.スキャンベース攻撃の難しさは攻撃者が暗号動作中のスキャンデータを取得しても,そのスキャンデータとレジスタの対応関係が不明である点にある.これに対し従来いくつかの手法が提案されて来ているがいずれも次の2点に大きな問題がある.(1) スキャンパスが暗号回路中のレジスタだけで構成されている場合のみ有効であり,周辺回路のレジスタを含むことができない.(2) 共通鍵暗号DESおよびAES を対象としており,スキャンベース攻撃で公開鍵暗号方式の秘密鍵を復元できない. このような背景のもと本研究では,暗号回路以外のレジスタがスキャンパスに含まれていても秘密鍵を復元すると同時に,公開鍵暗号方式として知られるRSA暗号ならびに楕円曲線暗号の秘密鍵も復元することを可能とした新たなスキャンベース攻撃手法を提案した.提案手法は,暗号中に計算される「中間値」を保持する特定の1ビットレジスタの変化の系列に着目する.十分な数の入力からそれぞれ計算した暗号処理中の中間値の1ビットの変化は乱数に近い値であり,その途中結果に固有の値となる(これを判別値あるいはスキャンシグニチャと呼ぶ).スキャンシグニチャがスキャンデータの中に存在するか否かでスキャンデータを解析する.計算機シミュレーションおよびFPGAボードを使った評価実験を通して,AES,RSA,楕円曲線暗号のそれぞれにおいて最大数百程度の平文によって,128ビットを越える秘密鍵を解読できることを示した.さらに提案するスキャンベース攻撃から暗号LSIを防御するためスキャンデータの解析を妨害する新たなスキャンパス防御手法-状態依存スキャンレジスタ技術-を提案した.

書込みビット数を1桁削減する書込み削減符号の構築とノーマリオフ技術への展開

2014Collaborator:多和田雅師

Research Results Outline:ノーマリオフコンピューティングとは,常時「電源オフ」を基本とする計算パラダイムであり,その中心的な役割を担うのが「不揮発メモリ」である.不揮発メモリはノーマリオフコンピューティングとは,常時「電源オフ」を基本とする計算パラダイムであり,その中心的な役割を担うのが「不揮発メモリ」である.不揮発メモリは,書込みエネルギーが通常の揮発メモリに比べ極めて大きい.ノーマリオフコンピューティングの実現には「...ノーマリオフコンピューティングとは,常時「電源オフ」を基本とする計算パラダイムであり,その中心的な役割を担うのが「不揮発メモリ」である.不揮発メモリは,書込みエネルギーが通常の揮発メモリに比べ極めて大きい.ノーマリオフコンピューティングの実現には「不揮発メモリの書き込みビットをいかに削減するか」が最大の問題となる.本研究では,不揮発メモリを対象に,データを一旦符号化し,符号語どうしの「距離」を極小化することによって,不揮発メモリを書き込みエネルギーの最小化手法を構築した.実験により,不揮発メモリの書き込みビット数を最大75%,書き込みエネルギーを最大33%削減することを確認した.

世界最速を達成する階層キャッシュ構成シミュレータの研究開発

2011Collaborator:多和田 雅師

Research Results Outline:1. 研究背景 現在,我々の身の回りにあるデジタルテレビ,ハードディスクレコーダ,携帯電話,自動車,エアコン,炊飯器などあらゆる電化製品に,ほぼ必ず大1. 研究背景 現在,我々の身の回りにあるデジタルテレビ,ハードディスクレコーダ,携帯電話,自動車,エアコン,炊飯器などあらゆる電化製品に,ほぼ必ず大小の「組込みプロセッサ」が組み込まれている.我々の豊かで安全・安心な生活に組込みプロセッサの性能・...1. 研究背景 現在,我々の身の回りにあるデジタルテレビ,ハードディスクレコーダ,携帯電話,自動車,エアコン,炊飯器などあらゆる電化製品に,ほぼ必ず大小の「組込みプロセッサ」が組み込まれている.我々の豊かで安全・安心な生活に組込みプロセッサの性能・価格は密接に関わってきている. 高性能化された組込みプロセッサは,内部に「オンチップメモリ」と称されるメモリを搭載している.オンチップメモリとは,組込みプロセッサの性能と,DRAMなどの外部メモリの性能とのギャップを補償するために,プロセッサと外部メモリの間を仲介するメモリシステムであるが,オンチップメモリサイズの増大ならびに半導体の微細化によるリーク電流の増大を主な原因として,オンチップメモリの面積は,組込みプロセッサの全面積のうち最大で60%~80%にも達し,同様にその消費電力は最大で50%~70%にも達する.極端に言えば,組込みプロセッサの価格・性能を決定づけるのは,もはやオンチップメモリであり,その振舞いを知ることが組込みプロセッサの価格・性能の決定に大きく寄与することになる. オンチップメモリは,一般に(1) L1(レベル1)キャッシュ,(2) L2 (レベル2)キャッシュならびに(3) スクラッチパッドメモリによって構成される.本研究では,これら構成要素(1)~(3)に対して,特定のプログラム-例えば,デジタルテレビであれば,デジタル放送のデコード処理-が組込みプロセッサ上で実行されると仮定し,オンチップメモリの構成要素(1)~(3)の総計7個のパラメータを,それぞれその最小値から最大値まで変化させたとき,オンチップメモリ内でデータのヒットとミスが何回起こるかを,極めて高速にかつ正確にシミュレーションすることで,これを結果をベースとした【最適なオンチップメモリ構成】を得ることを目的とする.世界で最速とされるオンチップメモリシミュレータに比較して1000倍以上の高速化を達成することを目標とした.2. 研究成果概要 以下に示すように第1段階(L1キャッシュ/L2キャッシュ)と第2段階(L1キャッシュ/L2キャッシュ/スクラッチパッドメモリ)に分けて,研究を実施した.【第1段階】 (L1キャッシュ/L2キャッシュの超高速シミュレーションによる最適化)オンチップメモリの構成要素のうち,まずL1キャッシュ/L2キャッシュのシミュレーションを取り上げ,6個のパラメータを変化させたときのヒット数とミス数を正確に算出することで,メモリアクセス時間最小化あるいは消費エネルギー最小化を達成する最適パラメータを探索する. 申請者は,L1キャッシュのシミュレーションにおいて,キャッシュメモリが持つ普遍的な数理的性質を世界で初めて見出している.これらの性質をL1キャッシュとL2キャッシュの双方に適用することで,超高速なシミュレーションベースのメモリアクセス時間最小化あるいは消費エネルギー最小化が実現することを考えた.以上の考察のもと次の性質を見出し,さらにこれに基づくオンチップメモリの高速最適化技術を考案した.【性質1】L1 キャッシュ構成の連想度が1 となる2階層L1キャッシュ/L2キャッシュ構成は,同じ構成をもつ1階層L1キャッシュのキャッシュミス数と同一となる. この性質をもとに,2階層L1キャッシュ/L2キャッシュ構成のキャッシュヒット数,ミス数を正確にシミュレーションする高速化手法CRCB-T手法を考案した.考案した手法を計算機上で評価した結果,従来の技術に比較して【1465倍】の高速化が達成できていることを確認した.【第2段階】 (L1キャッシュ/L2キャッシュ/スクラッチパッドメモリの超高速シミュレーションによる最適化) 組込みプロセッサのオンチップメモリは,L1キャッシュ-L2キャッシュ-スクラッチパッドメモリという構造を持つ.【第2段階】では,L1/L2キャッシュメモリだけでなく,スクラッチパッドメモリを含めたオンチップメモリ全体の高速シミュレーションによる7個のパラメータ全部の最適化を課題とする.【第1段階】の研究成果をスクラッチパッドメモリに拡張すると同時に,スクラッチパッド単独の数理的性質を見出すことで,最終的に従来最速されているシミュレーションベースのオンチップメモリ最適化手法に比較して,100倍~1000倍の高速化を実現する. スクラッチパッドを組み込んだL1キャッシュ-L2キャッシュ-スクラッチパッドメモリ構成において上述の性質1につづき,以下の性質を見出した.これは単純かつ明解なものであるが,不変の原理としてすべてのオンチップメモリに適用し得る極めて重要な性質である.【性質2】より小さい容量のスクラッチパッドメモリに収容されるデータは,必ずより大きい容量のスクラッチパッドメモリに含まれる.  この性質をもとに,L1キャッシュ-L2キャッシュ-スクラッチパッドメモリ構成のキャッシュヒット数,ミス数を正確にシミュレーションする高速化手法CRCB-S手法を考案した.考案した手法を計算機上で評価した結果,従来の技術に比較して約【3173倍】の高速化が達成できていることを確認した. これらの研究成果として,従来,世界最高速のシミュレーションベースのオンチップメモリ最適化に数ヶ月を要した実行時間を,提案する技術により数時間以内に完了させることになる.本研究は世界際高速のキャッシュ構成シミュレーションが達成されたことを意味する.

世界最速を達成するメニーコアプロセッサのキャッシュ構成シミュレータの研究開発

2013Collaborator:多和田 雅師

Research Results Outline: 現在,我々の身の回りにあるデジタルテレビ,ハードディスクレコーダ,携帯電話,自動車,エアコン,炊飯器などあらゆる電化製品に,ほぼ必ず大小の「組込みプ 現在,我々の身の回りにあるデジタルテレビ,ハードディスクレコーダ,携帯電話,自動車,エアコン,炊飯器などあらゆる電化製品に,ほぼ必ず大小の「組込みプロセッサ」が組み込まれている.我々の豊かで安全・安心な生活に組込みプロセッサの性能・価格は密接に関... 現在,我々の身の回りにあるデジタルテレビ,ハードディスクレコーダ,携帯電話,自動車,エアコン,炊飯器などあらゆる電化製品に,ほぼ必ず大小の「組込みプロセッサ」が組み込まれている.我々の豊かで安全・安心な生活に組込みプロセッサの性能・価格は密接に関わってきている.とりわけ半導体加工技術の進歩に伴い,組込みプロセッサのトレンドは単一プロセッサコアから複数のプロセッサコアを集積したメニーコアプロセッサが主流となっている. 高性能化されたメニーコアプロセッサは,内部に「キャッシュメモリ」を搭載している.キャッシュメモリとは,メニーコアプロセッサの性能と,SDRAMなどの外部メモリの性能とのギャップを補償するために,プロセッサと外部メモリの間を仲介するメモリシステムであるが,キャッシュサイズそのものの増大ならびに半導体の微細化によるリーク電流の増大を主な原因として,キャッシュの面積は,プロセッサ全面積のうち最大で60%~80%にも達し,同様にその消費電力は最大で50%~70%にも達する.極端に言えば,メニーコア組込みプロセッサの価格・性能を決定づけるのはもはやキャッシュメモリである.とりわけメニーコアプロセッサのメモリ構成は,各プロセッサコアに固有のL1キャッシュ,また複数のプロセッサコアに共有されるL2キャッシュ,L3キャッシュより構成され,単一のプロセッサに比較し極めて複雑なものとなる.特定の応用プログラムが与えられたとき,メニーコア組込みプロセッサのキャッシュの振舞いを正確に知ることは,その価格・性能の決定に大きく寄与することになる. 以上の背景のもと,本研究ではメニーコアプロセッサのキャッシュに特有な数理的性質を発見・証明すると共に,ここまでの数理的性質を適用することで,超高速なメニーコアプロセッサのキャッシュ構成シミュレーション技術の開発した.本研究の成果は主に以下の2点に集約される:(1) キャッシュ構成シミュレーションは,単一構成のキャッシュシミュレーションを複数回行うことで実現できる.しかし,この手法は現実的でない時間がかかる可能性がある.複数のキャッシュ構成をまとめて同時にシミュレーションすることができれば実行時間を短縮できる. 複数のキャッシュ構成をまとめて同時にシミュレーションするためには,同時に複数のキャッシュ構成を表現するデータ構造が必要となる.ひとつのデータ構造を探索,更新することで複数のキャッシュ構成で探索,更新が行われるようなデータ構造を構築することができれば高速なキャッシュ構成シミュレーションを実現できる可能性がある.  そこで本研究では,キャッシュの「連想度」に着目し,連想度の異なる複数のキャッシュ構成を「ひとつのデータ構造で表現する手法」を提案した.(2) 上記(1)で提案した,複数のキャッシュ構成を同時に表現するデータ構造を計算機上に実装し,実際にメニーコアプロセッサのためのキャッシュ構成シミュレータを構築した.構築したキャッシュ構成シミュレータは,従来のキャッシュ構成シミュレーションに比較して,キャッシュのヒット/ミスを正確に,かつ,20倍の高速化を実現していることを確認した.

自然エネルギーで半永久的に動作し続けるレジリエント集積回路設計技術

2015

Research Results Outline: 自然エネルギーを中心とした社会において,自然エネルギー発電で駆動する集積回路を動作し続けるためには,(A) 集積回路の消費電力量の無駄を極限まで省く 自然エネルギーを中心とした社会において,自然エネルギー発電で駆動する集積回路を動作し続けるためには,(A) 集積回路の消費電力量の無駄を極限まで省く設計技術,ならびに,(B) 自然エネルギーの電力供給に変動があっても動作する集積回路の設計技術が鍵... 自然エネルギーを中心とした社会において,自然エネルギー発電で駆動する集積回路を動作し続けるためには,(A) 集積回路の消費電力量の無駄を極限まで省く設計技術,ならびに,(B) 自然エネルギーの電力供給に変動があっても動作する集積回路の設計技術が鍵となる. 本研究は,(1) 集積回路の正常動作と回路要素の正しい結合状態とが等価であることを利用し,(1-1) 結合状態を監視する回路技術,(1-2) 結合状態に異常が見られた場合これを修復する回路技術を構築した.さらに (2) 結合状態の監視・修復技術を持った回路設計技術を構築した.さまざまなアプリケーションに適応した結果,20%を超える性能マージンの削減に成功した.

環境発電の不安定な微小電力で永続動作する超低エネルギー・ロバスト集積回路設計技術

2016Collaborator:木村晋二

Research Results Outline:本研究では,集積回路設計において,動作変動があってもロバストに動作を続ける回路設計技術の構築を目標に主に以下の2点について取り組んだ.まず第一に回路動本研究では,集積回路設計において,動作変動があってもロバストに動作を続ける回路設計技術の構築を目標に主に以下の2点について取り組んだ.まず第一に回路動作を複数の「シナリオ」として実現し,回路動作中に遅延の変動を監視し,遅延変動があった場合には適切な...本研究では,集積回路設計において,動作変動があってもロバストに動作を続ける回路設計技術の構築を目標に主に以下の2点について取り組んだ.まず第一に回路動作を複数の「シナリオ」として実現し,回路動作中に遅延の変動を監視し,遅延変動があった場合には適切な「シナリオ」に回路動作をスイッチし,常に「最適なシナリオ」で動作する回路設計技術を構築した.続いて第二に,回路の経年劣化現象,特にNBTI(Negative Bias Temperature Instability ; 負バイアス温度不安定性)に注目し,経年劣化を考慮した回路設計技術を構築した.回路中の最適箇所をパワーゲーティングすることにより,経年劣化による遅延変動量を小さく抑えることに成功した.

不揮発メモリのための書込みビット数を厳密に最小化する符号化とノーマリオフ計算応用

2016

Research Results Outline:不揮発メモリはノーマリオフ計算の中心的役割を果たすが,不揮発メモリのビット書込みエネルギーはビット読出しに比べ1桁~2桁以上大きく,その成否は「不揮発不揮発メモリはノーマリオフ計算の中心的役割を果たすが,不揮発メモリのビット書込みエネルギーはビット読出しに比べ1桁~2桁以上大きく,その成否は「不揮発メモリの書込みビットをいかに削減するか」にある.これに対し我々はデータを符号化することで,書込みビ...不揮発メモリはノーマリオフ計算の中心的役割を果たすが,不揮発メモリのビット書込みエネルギーはビット読出しに比べ1桁~2桁以上大きく,その成否は「不揮発メモリの書込みビットをいかに削減するか」にある.これに対し我々はデータを符号化することで,書込みビット数を厳密に最小化する符号構成方法の構築に成功した.本研究では,まずノーマリオフ計算アプリケーションに最適な構成を持つ書込みビットを最小化する符号を構築した.特に書込みビットに対して,誤り訂正能力を付加し,書込み削減と同時に誤り訂正能力を持つ符号化の構成方法の構築に成功した.

機械学習を用いた設計工程ハードウェアトロイ検出手法の構築

2016

Research Results Outline:一般に,大規模集積回路(LSI)の設計・製造工程において,悪意ある設計・製造者が存在した場合,原理的にハードウェアトロイの侵入の危険性がある.そしてハ一般に,大規模集積回路(LSI)の設計・製造工程において,悪意ある設計・製造者が存在した場合,原理的にハードウェアトロイの侵入の危険性がある.そしてハードウェアトロイが侵入したLSIならびにこれを用いたシステムの機能を無効・破壊される可能性や機密情...一般に,大規模集積回路(LSI)の設計・製造工程において,悪意ある設計・製造者が存在した場合,原理的にハードウェアトロイの侵入の危険性がある.そしてハードウェアトロイが侵入したLSIならびにこれを用いたシステムの機能を無効・破壊される可能性や機密情報を漏洩する恐れがある. 本研究では,未知のハードウェアトロイ回路に適応的に対応すべく,機械学習を用いた設計工程ハードウェアトロイ検出技術を確立した.未知のハードウェアトロイに対して,例題によって80%を超える検出率を達成している.

機械学習による複合的なIoTデバイスの異常検知・回復技術の構築

2017

Research Results Outline:IoT(「もの」のインターネット)デバイスは多くの大規模集積回路(LSI)によって構成されが,その設計・製造プロセスにおいて,悪意ある設計・製造者が存IoT(「もの」のインターネット)デバイスは多くの大規模集積回路(LSI)によって構成されが,その設計・製造プロセスにおいて,悪意ある設計・製造者が存在した場合,IoTデバイスに原理的に設計者の意図しない不正な回路部品(ハードウェアトロイと呼ばれる...IoT(「もの」のインターネット)デバイスは多くの大規模集積回路(LSI)によって構成されが,その設計・製造プロセスにおいて,悪意ある設計・製造者が存在した場合,IoTデバイスに原理的に設計者の意図しない不正な回路部品(ハードウェアトロイと呼ばれる)の侵入の危険性がある.安全かつ安心にIoTデバイスを運用するためには,IoTデバイス中の不正な回路部品をいち早く検知,これを取り除くことで,セキュアなIoTデバイスを実現する必要が強く求められる.本研究では機械学習を積極的に利用することで,IoTデバイス中の不正回路を高精度に検知することに成功し,またIoTデバイスの消費電力を計測することで不正動作を発見することに成功した.

FPGAデバイスに侵入したハードウェアトロイ検知技術の構築

2018

Research Results Outline: 一般に,集積回路の設計・製造工程は,設計や製造コストを削減するため積極的に外注を利用しているのが現状である.すなわち設計・製造プロセスにおいて,悪意 一般に,集積回路の設計・製造工程は,設計や製造コストを削減するため積極的に外注を利用しているのが現状である.すなわち設計・製造プロセスにおいて,悪意ある設計・製造者が存在した場合,IoT機器に原理的に設計者の意図しない不正な回路部品(ハードウェア... 一般に,集積回路の設計・製造工程は,設計や製造コストを削減するため積極的に外注を利用しているのが現状である.すなわち設計・製造プロセスにおいて,悪意ある設計・製造者が存在した場合,IoT機器に原理的に設計者の意図しない不正な回路部品(ハードウェアトロイと呼ばれる)の侵入の危険性がある.本研究は,FPGAデバイス(書き換え可能な回路デバイス)などの集積回路を対象に,ハードウェアトロイ回路を発見することを目的とする.本研究では,まずFPGAを含む集積回路デバイス中において,ハードウェアトロイの特徴について考察を進めた.その結果,ハードウェアトロイは,(1) 局所的に高いファンイン(入力線数)を持つ,(2) 外部入力に近い位置にある等の性質があることを見出した.これらの知見のもと,ハードウェアトロイを「学習」ならびに学習させて識別器をもとに,未知集積回路に対して,ハードウェアトロイの識別に成功した.

不安定な環境発電でも永続動作可能とする超低エネルギーでロバストな集積回路設計技術

2018Collaborator:木村 晋二, 多和田 雅師, 川村 一志

Research Results Outline:IoT (Internet of Things) 時代に「もの」がネットワーク化され至るところで運用されれば,電力ネットワークから安定電力の供給は不可IoT (Internet of Things) 時代に「もの」がネットワーク化され至るところで運用されれば,電力ネットワークから安定電力の供給は不可能となり,エネルギーの地産地消,即ち太陽光や振動など環境発電による回路駆動が必須となる.本研究では...IoT (Internet of Things) 時代に「もの」がネットワーク化され至るところで運用されれば,電力ネットワークから安定電力の供給は不可能となり,エネルギーの地産地消,即ち太陽光や振動など環境発電による回路駆動が必須となる.本研究では,レジスタ分散型アーキテクチャと呼ばれる基本アーキテクチャをベースに,集積回路の設計マージンを削減し,さらに短期・長期の遅延変動にロバストな集積回路設計技術を構築した.構築された集積回路設計技術は,レジスタ分散型アーキテクチャにより高位設計と物理設計とを統合したものであり,これにより集積回路の設計マージンを削減,低エネルギー化を実現する.さらに,遅延監視回路を埋め込むことで短期遅延変動に対応,複数の設計シナリオの作り込みにより長期遅延変動に対応した.結果的に,これら個別の集積回路設計技術の見込みを得た.

ディジタル信号処理専用プロセッサのためのハードウェア/ソフトウェア分割手法に関する研究

1997

Research Results Outline:DSP(Digital Singal Processor; ディジタル信号処理専用プロセッサ)は、高精細画像処理に代表される今日のディジタル信号処理にDSP(Digital Singal Processor; ディジタル信号処理専用プロセッサ)は、高精細画像処理に代表される今日のディジタル信号処理に不可欠なデバイスである。DSPのためのハードウェア/ソフトウェア分割(HW/SW分割)とは、DSP...DSP(Digital Singal Processor; ディジタル信号処理専用プロセッサ)は、高精細画像処理に代表される今日のディジタル信号処理に不可欠なデバイスである。DSPのためのハードウェア/ソフトウェア分割(HW/SW分割)とは、DSP内部において、ハードウェアとして実現する部分とソフトウェアとして実現する部分とを決定する問題であり、DSP自身ひいてはDSPを持つディジタル信号処理システムの価格、面積、性能を決定するものである。HW/SW分割手法を計算機によって自動的に実現することは、5年程度前から始まった新しい研究であり、これまで、一般のマイクロプロセッサに対しての報告があるのみである。DSPは、マイクロプロセッサに存在しない数多く信号処理専用ユニットを有しているため、本質的にマイクロプロセッサに対するHW/SW分割と問題を異にする。DSPのHW/SW分割には、従来研究がなされてきた集積回路の自動設計手法の概念、特に、DSPのデータパスを対象とした設計候補列挙による高位設計の概念、を応用できると考える。 以上のような背景から、本研究では、動画像の符号化・復号化、特徴抽出、強調復元といった画像情報処理アプリケーションを対象に、アプリケーションプログラム群専用のDSPハードウェアの計算機による自動合成システムを考え、システムの中核をなすHW/SW分割手法を構築した。構築されたHW/SW分割手法は、次の処理に基づく。(1)まず、DSPハードウェアに対して想定される全てのハードウェアユニット(積和器、アドレッシングユニット、ハードウェアルーピング回路)を付加したプロセッサモデルを定義し、このモデル上で与えられたアプリケーションプログラムをコンパイルする。この結果得られたアセンブリコードは、ハードウェアコストが増加するが実行時間は最短となる。(2)続いて、ハードウェアユニットによる実現部の一部を徐々にソフトウェアによって代替する。得られるアセンブリコードは、徐々に実行時間が長くなるが、DSPハードウェアに必要とされる面積は小さくなる。(3)時間制約に違反するまでこの処理を繰り返すことにより、アプリケーションの実行時間が時間制約を満たし小面積かつアプリケーションプログラムに最適なプロセッサコアを合成することが可能となる。 構築された手法を用いることで、短期間でアプリケーションプログラム群に適合したDSPハードウェアを構築・評価することが可能となり、短期間のうちに最新の画像情報処理アルゴリズムを実現するDSPおよびDSPを含めた信号処理システムを構築可能となった。研究成果の発表:1998年3月戸川望、桜井崇志、柳澤政生、大附辰夫、“ディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システム、”電子情報通信学会技術研究報告、VLD97-115。1998年3月川崎隆志、戸川望、柳澤政生、大附辰夫、“ディジタル信号処理向けプロセッサの自動合成システムにおける並列化コンパイラ、”電子情報通信学会技術研究報告、VLD97-116。1998年3月濱辺雅哉、能勢敦、戸川望、柳澤政生、大附辰夫、“パイプラインプロセッサのハードウェア記述自動生成手法、” 電子情報通信学会技術研究報告、VLD97-117。

画像処理向け組込みプロセッサのハードウェア/ソフトウェア協調設計手法に関する研究

1998

Research Results Outline: 画像処理向け組込みプロセッサとは、画像処理専用システムLSIに集積されたプロセッサである。画像処理向け組込みプロセッサは、従来の汎用途マイクロプロセ 画像処理向け組込みプロセッサとは、画像処理専用システムLSIに集積されたプロセッサである。画像処理向け組込みプロセッサは、従来の汎用途マイクロプロセッサに見られない数多くの画像処理専用ユニットを有しており、いかにこれらを組み合わせてプロセッサを構... 画像処理向け組込みプロセッサとは、画像処理専用システムLSIに集積されたプロセッサである。画像処理向け組込みプロセッサは、従来の汎用途マイクロプロセッサに見られない数多くの画像処理専用ユニットを有しており、いかにこれらを組み合わせてプロセッサを構築していくかが最大の焦点となる。しかも最適設計を得るには、数多くのプロセッサアーキテクチャの候補を列挙し、プロセッサ上でアプリケーションソフトウェアを動作させる必要がある。即ち、画像処理向け組込みプロセッサのハードウェアとその上で動作するソフトウェアとを同時に自動設計する手法(ハードウェア/ソフトウェア協調設計手法)が求められる。これまで、アーキテクチャ候補列挙に基づくハードウェア自動設計手法に関する研究を行ってきた。計算機を用いてより広範囲のアーキテクチャの解空間を探索することにより、最適なアーキテクチャ設計を実現している。本研究は、この概念を画像処理向け組込みプロセッサのハードウェア/ソフトウェア協調設計に拡張することを目指したものである。 以上のような背景から、本研究では、動画像あるいは高精細画像の符号化・復号化、特徴抽出、強調復元といった画像処理アプリケーションを対象に、これらのアプリケーションソフトウェア専用のプロセッサを計算機によって自動設計する手法を構築した。構築された画像処理向け組込みプロセッサの自動設計手法は、次の手順に基づく。(1) まず、プロセッサに対して想定される全てのハードウェアユニット(積和器、アドレッシングユニット、ハードウェアルーピング回路、複数レジスタファイル)を付加したプロセッサモデルを定義し、このモデル上で与えられたアプリケーションプログラムをコンパイルする。この結果得られたアセンブリコードを実行するプロセッサハードウェアは、ハードウェアコストが増加するが実行時間は最短となる。(2) 続いて、ハードウェアユニットによる実現部の一部を徐々にソフトウェアによって代替する。得られるアセンブリコードは、徐々に実行時間が長くなるが、プロセッサハードウェアに必要とされる面積は小さくなる。(3) (2)によって得られたプロセッサ構成から、ハードウェア記述言語VHDLによって記述されたレジスタトランスファレベル(RTレベル)でのプロセッサ記述を合成する。得られたプロセッサ記述は、市販の論理合成ツールで論理合成可能であり、構築した手法を用いることで、極めて高速かつ低コストに画像処理向け組込みプロセッサを得ることができた。

制御フローを主体としたハードウェアの高位合成手法に関する研究

1999

Research Results Outline: 一般に、画像符号化・復号化、プロトコル処理あるいは暗号処理といった、ビット処理あるいは条件分岐処理から構成されるアプリケーションプログラムが専用ハー 一般に、画像符号化・復号化、プロトコル処理あるいは暗号処理といった、ビット処理あるいは条件分岐処理から構成されるアプリケーションプログラムが専用ハードウェアによって実現されると、ビット処理および条件分岐処理等が並列実行可能となり、マイクロプロセッ... 一般に、画像符号化・復号化、プロトコル処理あるいは暗号処理といった、ビット処理あるいは条件分岐処理から構成されるアプリケーションプログラムが専用ハードウェアによって実現されると、ビット処理および条件分岐処理等が並列実行可能となり、マイクロプロセッサによって実現された場合と比較し、高速実行が可能となる。制御処理を主体とする専用ハードウェア設計を自動化する高位合成システムは、1.ビット処理および条件分岐処理といった制御処理を実現するハードウェアを合成可能であり、加えて2.設計者によって与えられた動作仕様に対し複数の設計候補を提供し最適設計を評価する環境を必要とする、と考える。本研究では、このような考えに基づき、制御処理ハードウェアを対象に、C言語による動作記述からハードウェア記述言語によるハードウェア記述を合成する高位合成システムを提案した。本システムは、C言語によるアプリケーションプログラムの動作記述、アプリケーションデータを入力として、アプリケーションプログラムを実現するハードウェア記述を出力する。入力されたアプリケーションプログラムに対し、時間制約および面積制約を満足するハードウェアを複数個列挙する。システムは、(i)コード最適化、(ii)面積/時間最適化、(iii)ハードウェア記述生成の各処理によって実現される。まず、コード最適化は、アプリケーションプログラムを入力とし、これを内部表現となるコールグラフならびにコントロールフローグラフにより表現する。面積/時間最適化は、コールグラフならびにコントロールフローグラフから、時間制約および面積制約を満足する複数個のハードウェア候補を得る。最後に、ハードウェア記述生成系は、面積/時間最適化によって得られたハードウェア候補に対してハードウェア記述を出力する。 本研究ではさらに、本システムで核となる面積/時間最適化に注目し、これを実現する面積/時間最適化アルゴリズムを提案・構築した。提案アルゴリズムは、入力としてコールグラフおよびコールグラフを構成するコントロールフローグラフ集合を取り、面積制約および時間制約のもとに、コールグラフ全体を表す状態遷移グラフ集合を合成する。まず、時間制約のみを満足する状態遷移グラフを構築し、その後、時間制約を満足する間、面積制約を満足するよう状態遷移グラフを変換することによって複数個のハードウェア候補を得ることができる。提案アルゴリズムは次の特長を持つ。(1)コントロールフローグラフを直接的に操作することで、ビット処理および条件分岐処理といった制御処理を扱うことができる。(2)アプリケーションプログラム全体を表す1個のコールグラフから、面積制約および時間制約を満足する複数個のハードウェア候補を列挙することができる。 提案した面積/時間最適化アルゴリズムをシステムの一部として組み込み、制御処理アプリケーションプログラムに適用した結果、面積と実行時間とがトレードオフの関係にある複数個のハードウェアを合成することができた。しかも、合成されたハードウェアは、人手設計によるハードウェアに比較して、より面積の小さい結果から面積の大きい結果、より実行時間の小さい結果から実行時間の大きい結果を得た。

Lecture Course

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Introduction to Computer Science and Communications EngineeringSchool of Fundamental Science and Engineering2019spring semester
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IoT System DesignSchool of Fundamental Science and Engineering2019spring semester
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Electronic CircuitsSchool of Fundamental Science and Engineering2019fall semester
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Digital System DesignSchool of Fundamental Science and Engineering2019winter quarter
Digital System DesignSchool of Fundamental Science and Engineering2019winter quarter
Digital System DesignSchool of Fundamental Science and Engineering2019winter quarter
Digital System DesignSchool of Fundamental Science and Engineering2019winter quarter
Digital System DesignSchool of Fundamental Science and Engineering2019winter quarter
Digital System DesignSchool of Fundamental Science and Engineering2019winter quarter
Research Project BSchool of Fundamental Science and Engineering2019spring semester
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Introduction to Computers and NetworksSchool of Fundamental Science and Engineering2019spring semester
IoT System DesignGraduate School of Fundamental Science and Engineering2019spring semester
IoT System DesignGraduate School of Creative Science and Engineering2019spring semester
IoT System DesignGraduate School of Advanced Science and Engineering2019spring semester
Master's Thesis (Department of Computer Science and Communications Engineering)Graduate School of Fundamental Science and Engineering2019full year
Research on Design and Analysis SystemsGraduate School of Fundamental Science and Engineering2019full year
Research on Design and Analysis SystemsGraduate School of Fundamental Science and Engineering2019full year
Research on Information System DesignGraduate School of Fundamental Science and Engineering2019full year
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Digital System DesignGraduate School of Fundamental Science and Engineering2019winter quarter
Digital System DesignGraduate School of Fundamental Science and Engineering2019winter quarter
Digital System DesignGraduate School of Fundamental Science and Engineering2019winter quarter
Special Laboratory A in Computer Science and Communications EngineeringGraduate School of Fundamental Science and Engineering2019spring semester
Special Laboratory A in Computer Science and Communications EngineeringGraduate School of Fundamental Science and Engineering2019spring semester
Special Laboratory B in Computer Science and Communications EngineeringGraduate School of Fundamental Science and Engineering2019fall semester
Special Laboratory B in Computer Science and Communications EngineeringGraduate School of Fundamental Science and Engineering2019fall semester
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Seminar on Design and Analysis Systems AGraduate School of Fundamental Science and Engineering2019spring semester
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