最終更新日2017年02月01日

氏名

シ ヨウカ

史 又華

職名

教授

所属理工学術院

(基幹理工学部)

連絡先

メールアドレス

メールアドレス
shi@waseda.jp

住所・電話番号・fax番号

住所
〒169-8555東京都 新宿区 大久保3-4-1
電話番号
03-5286-3400

URL等

WebページURL

http://www.eps.sci.waseda.ac.jp/teachers_popup/shi.html

研究者番号
70409655

本属以外の学内所属

兼担

理工学術院(大学院基幹理工学研究科)

学歴・学位

学歴

-2005年 早稲田大学 工学研究科 電子・情報通信学

学位

博士(工学) 課程 早稲田大学 電子デバイス・電子機器

所属学協会

IEEE

情報処理学会

電子情報通信学会 基礎・境界ソサイエティ論文誌編集委員, リコンフィギャラブル研究専門委員会委員

委員歴・役員歴(学外)

電子情報通信学会リコンフィギャラブル研究専門委員会委員
電子情報通信学会基礎・境界ソサイエティ論文誌編集委員

受賞

IEEK Best Paper Award

2012年11月

研究分野

キーワード

高信頼性設計、暗号技術、画像処理、情報センシング

科研費分類

情報学 / 計算基盤 / 計算機システム

工学 / 電気電子工学 / 電子デバイス・電子機器

研究テーマ履歴

LSI設計とCAD

研究テーマのキーワード:LSI, SoC, CAD

個人研究

情報通信・解析システム設計

個人研究

論文

Floorplan Driven Architecture and High-level Synthesis Algorithm for Dynamic Multiple Supply Voltages

Shin-ya Abe, Youhua Shi, Kimiyoshi Usami, Masao Yanagisawa, and Nozomu Togawa

IEICE Transactions on Fundamentals of Electronics, Communications and Computer SciencesVol. E96-A(No. 12)p.2597 - 26112013年12月-

Scan-based attack on AES through round registers and its countermeasure

Youhua Shi, N. Togawa, and M. Yanagisawa

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceVol. E95-A(No.12)p.2338 - 23462012年12月-

DOI

MH4 : multiple-supply-voltages aware high-level synthesis for high-integrated and high-frequency circuits for HDR architectures

Shin-ya Abe, Youhua Shi, Masao Yanagisawa, Nozomu Togawa

IEICE Electronics Express9(17)p.1414 - 14222012年09月-

DOI

Robust Secure Scan Design Against Scan-Based Differential Cryptanalysis

Shi, Youhua;Togawa, Nozomu;Yanagisawa, Masao;Ohtsuki, Tatsuo

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS20(1)p.176 - 1812012年-2012年

DOIWoS

詳細

ISSN:1063-8210

Improved Launch for Higher TDF Coverage With Fewer Test Patterns

Shi, Youhua;Togawa, Nozomu;Yanagisawa, Masao;Ohtsuki, Tatsuo

IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS29(8)p.1294 - 12992010年-2010年

DOIWoS

詳細

ISSN:0278-0070

X-Handling for Current X-Tolerant Compactors with More Unknowns and Maximal Compaction

Youhua Shi, Nozomu Togawa, Masao Yanagisawa and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceE92-A(12)p.3119 - 31272009年12月-

DOI

Unified Dual-Radix Architecture for Scalable Montgomery Multiplications in GF(P) and GF(2n)

Kazuyuki Tanimura, Ryuta Nara, Shunitsu Kohara, Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceE92-A(9)p.2304 - 23172009年09月-

DOI

A Unified Test Compression Technique for Scan Stimulus and Unknown Masking Data with No Test Loss

Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceE91-A(12)p.3514 - 35232008年12月-

DOI

A Secure Test Technique for Pipelined Advanced Encryption Standard

Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceE91-D(3)p.776 - 7802008年03月-

DOI

講演・口頭発表等

A Score-Based Classification Method for Identifying Hardware-Trojans Inserted/Free Gate-Level Netlists

Design, Automation & Test in Europe (DATE)2015年03月11日

詳細

口頭発表(一般)

Secure Scan Design Using Improved Random Order and its Evaluations

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014年11月19日

詳細

ポスター発表

An Area-Overhead-Oriented Monitoring-Path Selection Algorithm for Suspicious Timing Error Prediction

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014年11月19日

詳細

口頭発表(一般)

In-situ Timing Monitoring Methods for Variation-Resilient Designs

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014年11月20日

詳細

口頭発表(一般)

InTimeTune: A Throughput Driven Timing Speculation Architecture for Overscaled Designs

ACM/EDAC/IEEE Design Automation Conference2014年06月04日

詳細

ポスター発表

Throughput Driven Check Point Selection in Suspicious Timing Error Prediction based Designs

IEEE Latin American Symposium on Circuits and Systems (LASCAS)2014年02月27日

詳細

口頭発表(一般)

Secure Scan Design with Dynamically Configurable Connection

IEEE Pacific Rim International Symposium on Dependable Computing2013年12月04日

詳細

口頭発表(一般)

Predication based Timing Speculation Technique for Throughput Improvement

International Conference on Integrated Circuits, Design, and Verification2013年11月16日

詳細

口頭発表(一般)

Floorplan Driven Architectures and High-level Synthesis Algorithm for Dynamic Multiple Supply Voltages

ACM/EDAC/IEEE Design Automation Conference2013年06月05日

詳細

ポスター発表

Concurrent Faulty Clock Detection for Crypto Circuits Against Clock Glitch Based DFA

IEEE International Symposium on Circuits and Systems2013年05月21日

詳細

口頭発表(一般)

DR24 An Energy-efficient High-level Synthesis Algorithm Incorporating Interconnection Delays and Dynamic Multiple Supply Voltages

IEEE International Symposium on VLSI Design, Automation and Test2013年04月22日

詳細

口頭発表(一般)

Suspicious Timing Error Detection and Recovery with In-Cycle Clock Gating

IEEE International Symposium on Quality Electronic Design (ISQED)2013年03月05日

詳細

ポスター発表

State Dependent Scan Flip-Flop with Key-Based Configuration against Scan-Based Side Channel Attack on RSA Circuit

IEEE Asia Pacific Conference on Circuits and Systems2012年12月05日

詳細

口頭発表(一般)

Dynamically Changeable Architecture against Scan-Based Side Channel, Attack Using State Dependent Scan Flip-Flop on RSA Circuit

IEEE International SoC Design Conference2012年11月06日

詳細

口頭発表(一般)

外部研究資金

科学研究費採択状況

研究種別:基盤研究(C)

タイミングエラー予測によるばらつき耐性を有するLSI設計技術に関する研究

2014年-2016年

研究分野:計算機システム

配分額:¥4810000

研究種別:若手研究(B)

超低消費電力設計における遅延テスト設計技術に関する研究

2011年-2013年

研究分野:計算機システム・ネットワーク

配分額:¥4420000

研究種別:基盤研究(C)

暗号処理向け組み込みLSIとそのテスト設計環境の構築

2009年-2011年

研究分野:電子デバイス・電子機器

配分額:¥4680000

研究種別:若手研究(B)

フォールパス自動検出および過剰テスト緩和の合成システムに関する研究

2007年-2009年

研究分野:計算機システム・ネットワーク

配分額:¥3770000

学内研究制度

特定課題研究

システムオンチップのテスト容易化設計に関する研究

2005年度

研究成果概要:LSIの超大規模化・超微細化により、情報システム全体をワン・チップ上に実現することが可能になった。しかし、高集積化により故障をチェックするべき点が増え、各点の故障をテストするパターンの数は増加し、製造されたチップが正常に動作するか...LSIの超大規模化・超微細化により、情報システム全体をワン・チップ上に実現することが可能になった。しかし、高集積化により故障をチェックするべき点が増え、各点の故障をテストするパターンの数は増加し、製造されたチップが正常に動作するか否かを調べるテストは益々困難になってきている。1チップあたりのテスト時間はテスト・パターンの数に比例するので、機能モジュールを複数集積したシステムオンチップ(SoC,System-on-a-Chip)では、集積したモジュールの数に比例した時間がかかり、テストの時間が非常に長くなる。その結果、SoCのテスト・コストが製造コストを超える勢いで増加しており、テストの品質も低下しているため、テストは半導体産業の発展を阻害する要因になりかねない。そのために、SoCに関する低コスト、高品質なテスト容易化設計方法の研究が重要となってきた。上記背景のもと,本研究ではテスト・データの圧縮技術やテスト時間削減の容易化設計手法に関する研究を行う。提案手法ではデザインに挿入され、少ないスキャン・チャネルから多数の内部スキャン・チェーンを供給するデコンプレッサで構成される。最先端のスキャンおよびテスト・データの圧縮技術と比較し、テスト・データの量とテスト時間を最大20 分の1までに削減できる。その研究成果を学会において発表した。また、多種の故障タイプのテストに対応し、故障解析方法の詳細の検討を行った.

ディペンタブルな低電圧LSI設計技術に関する研究

2011年度

研究成果概要: 情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路の低消費電力化には、LSI の電源電圧を下げることが最も効果的である。CMOS回路の動作電力は電圧の自乗に比例するので、電圧を1/3にすれ... 情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路の低消費電力化には、LSI の電源電圧を下げることが最も効果的である。CMOS回路の動作電力は電圧の自乗に比例するので、電圧を1/3にすれば、単純には消費電力がほぼ1/10 になる。しかし、低電圧の条件下ではCMOS回路の動作が不安定になり、LSIの製造ばらつきやノイズなどに影響され、動作マージン減少、誤動作などの障害が、現状と比較して極めて増大する。つまり将来安心かつエコなアンビエント情報社会を実現するためには、情報通信・処理の主要素子であるCMOS トランジスタの動作電圧をしきい値電圧以下に低減できるLSI自動化設計技術と高信頼化設計技術の統合・融合したディペンタブルな低電圧LSI設計基盤技術が強く求められると考える。 本研究は、高い信頼性を持つディペンタブルな超低電圧LSI設計技術の開発を目的とする。研究の目標としては、既存研究(カスタム設計)と異なり、自動化設計により、設計複雑度や設計周期を減らし、並びに回路全体の信頼性を高めることを目指す。また、実チップ設計により、既存研究と比較してエネルギーを低減し、並びに低電圧領域における設計タイミングのばらつきを改善することを目標とする。 今年度では、主に以下の研究項目を行ってきた。(1)超低電圧LSI自動化設計技術について 具体的には、低電圧領域(サブスレッショルド領域)で動作する回路設計のため、①サブスレッショルド領域での遅延・電力のモデルの構築;②サブスレッショルド領域で動作させるため、既存のプロセスライブラリを用いて、トランジスタレベルでシミュレーションを行い、エネルギーが最小な電源電圧を選択できる合成手法の提案、及び③提案した最適エネルギー電圧選択手法をベースに上位レベル(RTLレベル)から低電圧による低エネルギー指向LSI自動合成フローの構築などの研究を取り込んだ。様々なアルゴリズムをコンピュータに実装し、評価実験を行った。既存のカスタム設計と異なり、合成時自動でエネルギー最小な電源電圧の選択ができ、Benchmark回路に適用し有効性を確認した。また、自動化設計により、設計複雑度や設計周期を減らすごとができた。(2)ディペンタブルなLSI設計技術について  具体的には、①LSI回路動作時の遅延、温度変化および電源電圧変化の解析、及び②電圧変動により、ディレイ変動を検出・制御する技術の研究を行った。研究成果として、理論面から、80%以上の論理パス上発生した遅延エーラの検出ができた。

自然エネルギー利用に向けたスマートケースLSI設計技術の創生

2014年度

研究成果概要: 本研究ではLSI(大規模集積回路)の設計技術に焦点を当て、不安定且つ微弱な自然エネルギーに適合し、状況に応じた最適な動作を実現するスマートケースLSI設計技術の研究開発を行った。特に、既存LSI設計技術の問題点を解決する革新的技... 本研究ではLSI(大規模集積回路)の設計技術に焦点を当て、不安定且つ微弱な自然エネルギーに適合し、状況に応じた最適な動作を実現するスマートケースLSI設計技術の研究開発を行った。特に、既存LSI設計技術の問題点を解決する革新的技術として「I: 極低エネルギーLSI設計技術」と「II:動作中自己調整機能を持つ設計技術」を提案した。本研究は、既存のワーストケースに基づいたLSI設計方法ではなく、回路が動作時自己調整により処理性能・消費電力・信頼性を最大限引き出すことが可能なシステムLSI設計基盤技術を開発した。

現在担当している科目

科目名開講学部・研究科開講年度学期
電子物理システム概論基幹理工学部2017春学期
電子物理システム概論 【前年度成績S評価者用】基幹理工学部2017春学期
電子物理システム演習A基幹理工学部2017春学期
電子物理システム演習A 【前年度成績S評価者用】基幹理工学部2017春学期
電子物理システム演習B基幹理工学部2017秋学期
電子物理システム演習B 【前年度成績S評価者用】基幹理工学部2017秋学期
電子物理システム実験A基幹理工学部2017秋学期
電子物理システム実験A 【前年度成績S評価者用】基幹理工学部2017秋学期
電子デバイス基幹理工学部2017春学期
電子デバイス 【前年度成績S評価者用】基幹理工学部2017春学期
電子物理システム演習C 11前再基幹理工学部2017春学期
電子物理システム演習C 11前再 【前年度成績S評価者用】基幹理工学部2017春学期
電子物理システム実験B基幹理工学部2017春学期
電子物理システム実験B 【前年度成績S評価者用】基幹理工学部2017春学期
電子物理システム実験C基幹理工学部2017秋学期
電子物理システム実験C 【前年度成績S評価者用】基幹理工学部2017秋学期
電子物理システム特別演習基幹理工学部2017秋学期
電子物理システム演習C基幹理工学部2017春学期
電子物理システム演習C 【前年度成績S評価者用】基幹理工学部2017春学期
卒業論文A基幹理工学部2017春学期
卒業論文A  【前年度成績S評価者用】基幹理工学部2017春学期
卒業論文B基幹理工学部2017秋学期
卒業論文B  【前年度成績S評価者用】基幹理工学部2017秋学期
Electronic Circuits基幹理工学部2017秋学期
Electronic Circuits基幹理工学部2017秋学期
Electronic Circuits基幹理工学部2017秋学期
Electronic Circuits基幹理工学部2017秋学期
Research Project A基幹理工学部2017秋学期
修士論文(電子)大学院基幹理工学研究科2017通年
集積システム設計研究大学院基幹理工学研究科2017通年
System LSI Design and CAD大学院基幹理工学研究科2017秋学期
システムLSIの設計とCAD大学院基幹理工学研究科2017秋学期
システムLSIの設計とCAD大学院基幹理工学研究科2017秋学期
集積システム設計演習A大学院基幹理工学研究科2017春学期
集積システム設計演習B大学院基幹理工学研究科2017秋学期
集積システム設計演習C大学院基幹理工学研究科2017春学期
集積システム設計演習D大学院基幹理工学研究科2017秋学期
集積システム設計研究大学院基幹理工学研究科2017通年