氏名

シ ヨウカ

史 又華

職名

教授

所属理工学術院

(基幹理工学部)

連絡先

メールアドレス

メールアドレス
shi@waseda.jp

住所・電話番号・fax番号

住所
〒169-8555東京都 新宿区 大久保3-4-1
電話番号
03-5286-3400

URL等

WebページURL

http://www.eps.sci.waseda.ac.jp/teachers_popup/shi.html

研究者番号
70409655

本属以外の学内所属

兼担

理工学術院(大学院基幹理工学研究科)

学内研究所等

アンビエントロニクス研究所

研究所員 2018年-

理工学術院総合研究所(理工学研究所)

兼任研究員 2018年-

学歴・学位

学歴

-2005年 早稲田大学 工学研究科 電子・情報通信学

学位

博士(工学) 課程 早稲田大学 電子デバイス・電子機器

所属学協会

IEEE

情報処理学会

電子情報通信学会 基礎・境界ソサイエティ論文誌編集委員, リコンフィギャラブル研究専門委員会委員

委員歴・役員歴(学外)

電子情報通信学会リコンフィギャラブル研究専門委員会委員
電子情報通信学会基礎・境界ソサイエティ論文誌編集委員

受賞

IEEK Best Paper Award

2012年11月

研究分野

キーワード

高信頼性設計、暗号技術、画像処理、情報センシング

科研費分類

情報学 / 計算基盤 / 計算機システム

工学 / 電気電子工学 / 電子デバイス・電子機器

研究テーマ履歴

LSI設計とCAD

研究テーマのキーワード:LSI, SoC, CAD

個人研究

情報通信・解析システム設計

個人研究

論文

Floorplan Driven Architecture and High-level Synthesis Algorithm for Dynamic Multiple Supply Voltages

Shin-ya Abe, Youhua Shi, Kimiyoshi Usami, Masao Yanagisawa, and Nozomu Togawa

IEICE Transactions on Fundamentals of Electronics, Communications and Computer SciencesVol. E96-A(No. 12)p.2597 - 26112013年12月-

Scan-based attack on AES through round registers and its countermeasure

Youhua Shi, N. Togawa, and M. Yanagisawa

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceVol. E95-A(No.12)p.2338 - 23462012年12月-

DOI

MH4 : multiple-supply-voltages aware high-level synthesis for high-integrated and high-frequency circuits for HDR architectures

Shin-ya Abe, Youhua Shi, Masao Yanagisawa, Nozomu Togawa

IEICE Electronics Express9(17)p.1414 - 14222012年09月-2012年

DOIWoS

詳細

ISSN:1349-2543

Robust Secure Scan Design Against Scan-Based Differential Cryptanalysis

Shi, Youhua;Togawa, Nozomu;Yanagisawa, Masao;Ohtsuki, Tatsuo

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS20(1)p.176 - 1812012年-2012年

DOIWoS

詳細

ISSN:1063-8210

Improved Launch for Higher TDF Coverage With Fewer Test Patterns

Shi, Youhua;Togawa, Nozomu;Yanagisawa, Masao;Ohtsuki, Tatsuo

IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS29(8)p.1294 - 12992010年-2010年

DOIWoS

詳細

ISSN:0278-0070

X-Handling for Current X-Tolerant Compactors with More Unknowns and Maximal Compaction

Youhua Shi, Nozomu Togawa, Masao Yanagisawa and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceE92-A(12)p.3119 - 31272009年12月-

DOI

Unified Dual-Radix Architecture for Scalable Montgomery Multiplications in GF(P) and GF(2n)

Kazuyuki Tanimura, Ryuta Nara, Shunitsu Kohara, Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceE92-A(9)p.2304 - 23172009年09月-

DOI

A Unified Test Compression Technique for Scan Stimulus and Unknown Masking Data with No Test Loss

Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceE91-A(12)p.3514 - 35232008年12月-

DOI

A Secure Test Technique for Pipelined Advanced Encryption Standard

Youhua Shi, Nozomu Togawa, Masao Yanagisawa, and Tatsuo Ohtsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer ScienceE91-D(3)p.776 - 7802008年03月-

DOI

Scan-Based Attack on AES through Round Registers and Its Countermeasure

Shi, Youhua;Togawa, Nozomu;Yanagisawa, Masao

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCESE95A(12)p.2338 - 23462012年-2012年

DOIWoS

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ISSN:0916-8508

An Energy-Efficient Floorplan Driven High-Level Synthesis Algorithm for Multiple Clock Domains Design

Abe, Shin-ya;Shi, Youhua;Usami, Kimiyoshi;Yanagisawa, Masao;Togawa, Nozomu

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCESE98A(7)p.1376 - 13912015年-2015年

DOIWoS

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ISSN:1745-1337

An Effective Suspicious Timing-Error Prediction Circuit Insertion Algorithm Minimizing Area Overhead

Yoshida, Shinnosuke;Shi, Youhua;Yanagisawa, Masao;Togawa, Nozomu

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCESE98A(7)p.1406 - 14182015年-2015年

DOIWoS

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ISSN:1745-1337

鍵ベース構成の State Dependent Scan Flip-Flop を用いたセキュアスキャンアーキテクチャのRSA暗号回路への実装

跡部 悠太;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. ICD, 集積回路112(247)p.95 - 1002012年10月-2012年10月 

CiNii

SAAV:AVHDRアーキテクチャを対象として動的複数電源電圧指向の低電力化高位合成手法

阿部 晋矢;史 又華;宇佐美 公良;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術112(320)p.135 - 1402012年11月-2012年11月 

CiNii

スクラッチパッドメモリとコード配置最適化による低消費エネルギーASIP合成手法(低電力設計,システムオンシリコンを支える設計技術)

嶋田 吉倫;史 又華;戸川 望;柳澤 政生;大附 辰夫

電子情報通信学会技術研究報告. VLD, VLSI設計技術110(432)p.25 - 302011年02月-2011年02月 

CiNii

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ISSN:09135685

概要:本稿ではVLIW型ASIPを対象としたハードウェア/ソフトウェア(HW/SW)ASIP協調合成システムSPADESにおける消費エネルギー削減手法を提案する.ASIPにおいて命令メモリが占める消費エネルギーの割合は大きく,命令メモリの消費エネルギー削減が課題となっている.そこで我々は,SPADESを対象としたスクラッチパッドメモリアーキテクチャと,コード配置最適化手法を提案する.提案するスクラッチパッドメモリアーキテクチャは,プログラムカウンタによりスクラッチパッドメモリへ配置するデータを判別する.コード配置最適化手法は,アプリケーションCFGから消費エネルギー最小となるコード配置とスクラッチパッドメモリのサイズを決定する.これにより命令メモリのアクセス数を削減し,消費エネルギーを削減することができる.計算機実験により,メモリを含むプロセッサ全体で平均47.9%の消費エネルギー削減を確認した.

A-3-4 クロックの立下りを利用した耐故障攻撃AES暗号回路(A-3.VLSI設計技術,一般セッション)

五十嵐 博昭;史 又華;柳澤 政生;戸川 望

電子情報通信学会ソサイエティ大会講演論文集20122012年08月-2012年08月 

CiNii

A-3-5 Feedback付きState Dependent Scan Flip-Flopを用いたセキュアスキャンアーキテクチャ(A-3.VLSI設計技術,一般セッション)

跡部 悠太;史 又華;柳澤 政生;戸川 望

電子情報通信学会ソサイエティ大会講演論文集20122012年08月-2012年08月 

CiNii

鍵ベース構成のState Dependent Scan Flip-Flopを用いたセキュアスキャンアーキテクチャ(セキュア設計,デザインガイア2012-VLSI設計の新しい大地-)

跡部 悠太;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術112(320)p.45 - 502012年11月-2012年11月 

CiNii

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ISSN:0913-5685

概要:暗号LSIは機密操作を行うために使用されるため,それ自体は安全である必要がある.スキャンテストは高い故障検出率を持つテスト容易化手法であり,近年のLSIの大規模化によって重要性が高まっているが,様々な暗号回路へのスキャンベース攻撃手法が報告されている.そこで,テスト容易性を保ちスキャンベース攻撃に対して高い安全性を持つセキュアスキャンアーキテクチャとしてSDSFF(State Dependent Scan Flip-Flop)が提案された.SDSFFでは,スキャンフリップフロップに対して付加するラッチの値を更新するタイミングが重要な問題となる.本稿では,オンラインテストを可能にする更新タイミングを提案する.提案する更新タイミングはスキャンチェイン上の任意のフリップフロップと回路設計時に決定した値との比較結果によって決定される.RSA暗号回路,AES暗号回路及びDES暗号回路に提案手法を実装し,評価を行った.実験結果より,様々な暗号回路において有効であることが示せた.

フロアプランを考慮したマルチクロックドメイン指向の低電力化高位合成手法(動作合成,組込み技術とネットワークに関するワークショップETNET2013)

阿部 晋矢;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング112(482)p.115 - 1202013年03月-2013年03月 

CiNii

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ISSN:0913-5685

概要:本稿では,マルチクロックドメイン適用へ向け,HDRアーキテクチャを拡張したHDR-mcdを提案する.続いてHDR-mcdを対象にマルチクロックドメイン指向の低電力化高位合成を提案する.提案手法はフロアプラン情報をフィードバックし,反復改良する合成フローを取る.その際,1クロック内の通信が保障されるパドルと呼ぶ区画を利用し,配線遅延の影響を予測,異なるクロック間の同期を考慮した高位合成を実現する.クロックはパドル毎に割り当て,資源制約と時間制約を満たす範囲で低い周波数のクロックを割り当てることで低電力化する.計算機実験により提案手法は従来の単一クロックのみを考慮したレジスタ分散型アーキテクチャと比較し25%程度消費エネルギーを削減できることを確認した.

A-3-5 トロイパスによるハードウェアトロイ検出の一手法(A-3.VLSI設計技術,一般セッション)

跡部 悠太;史 又華;柳澤 政生;戸川 望

電子情報通信学会ソサイエティ大会講演論文集20132013年09月-2013年09月 

CiNii

A-3-6 故障差分解析に耐性を持つデータ修復可能なAES暗号回路(A-3.VLSI設計技術,一般セッション)

谷口 寛彰;史 又華;戸川 望;柳澤 政生

電子情報通信学会ソサイエティ大会講演論文集20132013年09月-2013年09月 

CiNii

可変パイプラインのローカルなパルス生成による低消費エネルギー化手法

新井 孝将;史 又華;戸川 望;宇佐美 公良;柳澤 政生

研究報告システムとLSIの設計技術(SLDM)2014(2)p.1 - 62014年09月-2014年09月 

CiNii

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ISSN:09196072

概要:モバイル端末において性能向上による消費エネルギーの増加が問題となっており,様々な低消費エネルギー化手法が提案されている.その一つである可変パイプライン段数 (Variable Stages Pipeline:VSP) では,LDS-cell (Latch D-FF Selector cell) という特殊なセルを用いてグリッチを緩和することができる.しかし,クロックが Low のときに発生するグリッチに対しては緩和できないという問題があった.本稿では既存の可変パイプライン段数手法に対し,LE(Low Energy) モード時にクロックゲーティングを適用し,ローカルなパルス生成によりデータパス上のグリッチを更に抑制し,消費エネルギーを削減する手法を提案する.実際に乗算器に提案手法を実装し,従来の VSP と比較して 3.08%消費エネルギーを削減することができた.The increase of energy consumption due to improved performance has become a problem in the mobile terminal, and various low energy design techniques have been proposed. Variable Stages Pipeline(VSP) technique is one of them, which can reduce glitches by using a special LDS-cell(Latch D-FF selector-cell). However, glitches that occur during the low clock phase will still be propagated to next stages. In this paper, we propose a method for variable stages pipeline designs by applying local pulse generation and clock gating in LE mode for further energy reduction. We implemented the proposed method to a multiplier and experimental results show that the energy is reduced by 3.08% when compared to conventional VSP.

故障解析に耐性を持つラッチを利用したAES暗号回路(セキュア設計,システムオンシリコンを支える設計技術)

史 又華;谷口 寛彰;戸川 望;柳澤 政生

電子情報通信学会技術研究報告. VLD, VLSI設計技術113(454)p.37 - 422014年02月-2014年02月 

CiNii

詳細

ISSN:0913-5685

概要:暗号技術は複雑な数学的理論を安全性の根拠としているため安全性が高いとされている.しかし近年,暗号アルゴリズムに対してではなく,暗号回路そのものに攻撃を仕掛ける故障解析が脅威となってきている.故障解析にはレーザーや異常電圧やクロックグリッチが使用されるが,攻撃の容易さからクロックグリッチによる攻撃が注目されている.クロックグリッチによる故障を検出するためにはラウンド間での故障を検出する必要があるが,そのための実装方法として,回路を三重化して比較する空間冗長化や,同じ処理を2回行って比較する時間冗長化が存在する.前者は3倍以上の面積オーバーヘッドが存在し,後者は最大で2倍の時間オーバーヘッドが存在するという問題点がある.本稿ではラッチを用いたAES暗号回路を提案する.提案手法では小面積,高速でクロックグリッチによる故障解析に耐性を持たせることを可能にした.提案手法は,攻撃者にとって意味があるクロックグリッチにおいて,データレジスタにおける故障の検出率を100%とするとともに,データレジスタに一度故障が起きた場合でも最終的な暗号処理結果を100%正しくすることを可能にした.

改良ランダムオーダースキャンによるセキュアスキャン設計とその評価(セキュア設計,システムオンシリコンを支える設計技術)

大屋 優;跡部 悠太;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術113(454)p.43 - 482014年02月-2014年02月 

CiNii

詳細

ISSN:0913-5685

概要:大規模集積回路のテスト容易化設計の1つであるスキャンチェインを利用したスキャンテストが一般的に行われる.反面スキャンチェインを利用して,暗号回路の秘密鍵が解読されるなどのスキャンベース攻撃が問題となっている.スキャンチェインをスキャンベース攻撃から保護するために,セキュアスキャンアーキテクチャの必要性が高まってきた.セキュアスキャンアーキテクチャは,テスト性を保証すると共にスキャンベース攻撃からスキャンチェインを保護する必要がある.本稿では,セキュアスキャンアーキテクチャとして改良ランダムオーダースキャンを提案する.改良ランダムオーダースキャンは,ランダムオーダースキャンを改良したものであり,スキャンチェインの構造を動的に変化させ,スキャンベース攻撃からスキャンチェインを保護する.スキャンチェインを複数のサブチェインに分割し,イネーブル信号でスキャンアウトさせるサブチェインを次々と選択することで,スキャンチェインの構造が動的に変化する.改良ランダムオーダースキャンの安全性とテスト性を議論し,また計算核実験により面積オーバーヘッドが小さいセキュアスキャンアーキテクチャであることを示す.

サブスレッショルド回路における遅延・エネルギーの温度依存性に関する実験および考察(低電圧化技術,システムオンシリコンを支える設計技術)

櫛田 浩樹;史 又華;戸川 望;宇佐美 公良;柳澤 政生

電子情報通信学会技術研究報告. VLD, VLSI設計技術113(454)p.147 - 1512014年02月-2014年02月 

CiNii

詳細

ISSN:0913-5685

概要:バッテリ一式の無線ネットワーク機器では,消費エネルギーの削減を重視するため,供給電圧を下げる設計手法が広く用いられる.サブスレッショルド回路においては,しきい値下の電圧で制御することで大幅なエネルギー削減を達成できるが,性能の低下や環境変動による遅延ばらつきの問題が生じる.本稿ではスーパーパイプラインを用いたサブスレッショルド乗算器を実装し,性能向上とリークエネルギー削減による全体の消費エネルギー削減を確認した.さらに,温度変動による回路の遅延・エネルギーの温度依存性について実験し,考察を行った.

トロイネットの特徴に基づくハードウェアトロイ検出手法

大屋 優;史 又華;柳澤 政生;戸川 望

情報処理学会研究報告. SLDM, [システムLSI設計技術]2015(28)p.1 - 62015年01月-2015年01月 

CiNii

詳細

ISSN:09196072

概要:近年,企業はチップの製造コストを削減するために,チップの製造をサードパーテイに外注するようになった.サードパーテイが製造に関わるようになり,ハードウェアトロイの挿入が問題視されるようになった.特に設計段階では容易にハードウェアトロイを挿入することができる.ゲートレベルのネットリストに対してハードウェアトロイ検出手法を適用する場合,Golden ネットリストを持っておらず,挿入されているハードウェアトロイを活性化させないという条件下でハードウェアトロイを検出できる手法は存在しない本稿では,Golden ネットリストが無く,ハードウェアトロイを活性化させなくても,ハードウェアトロイを検出する手法を提案する.提案手法は,ハードウェアトロイに含まれるネット (トロイネットと呼ぶ) の特徴に注目し,トロイネットを検出することでハードウェアトロイを検出する.トロイネットの特徴は 9 個あり,これらの特徴に一致するネットに重みづけを行うことで,トロイネットを検出する.提案手法は Trust-HUB の Abstraction Gate Level で公開されているハードウェアトロイの挿入されている全てのゲートレベルのネットリストに対してトロイネットを検出した.加えて,2 個のネットリストを除いて,誤検出なくトロイネットのみを検出することに成功した.提案手法にかかる時間は高々数十分程度である.

チェックポイント観測によるタイミングエラー予測手法(信頼性(1),デザインガイア2013-VLSI設計の新しい大地-)

五十嵐 博昭;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング113(321)p.39 - 442013年11月-2013年11月 

CiNii

詳細

ISSN:0913-5685

概要:プロセス技術の微細化によりLSIのタイミング設計が難しくなっており,タイミングエラー対策手法の重要性が高まっている.既存のタイミングエラー検出手法はエラー訂正に再実行が必要であったり,複雑な構造を持つためタイミング設計が難しい.我々はより訂正コストが小さく簡単な構造を持つタイミングエラー対策手法としてSTEPを提案している.STEPではチェックポイントと呼ばれるパス中の観測点をチェックすることでタイミングエラー発生の可能性を検出する.STEPはタイミングエラー予測手法であるため誤検出が発生し,誤検出の削減が大きな課題である.本稿ではチェックポイントの最適化により誤検出を削減する手法を提案する.実験結果より,動作可能周波数が最大で2.4倍となり,スループットは最大で約45%向上した.

HDR-mcdを対象としたクロックエネルギー優位な高位合成と実験評価(高位合成,デザインガイア2013-VLSI設計の新しい大地-)

阿部 晋矢;史 又華;宇佐美 公良;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング113(321)p.263 - 2682013年11月-2013年11月 

CiNii

詳細

ISSN:0913-5685

概要:LSI全体に占めるクロック信号によるエネルギー消費の割合は大きく,マルチクロックドメイン,クロックゲーティングなどが提案された.本稿では,マルチクロックドメイン指向HDR-mcdアーキテクチャを対象としたクロックエネルギー削減に向けた高位合成手法を提案する.提案手法は1クロック内の通信が保障されるハドルと呼ぶ区画を利用し,配線遅延の影響を予測,異なるクロック間の同期を考慮した高位合成を実現する.クロックはハドル毎に割り当て,資源制約と時間制約を満たす範囲で低い周波数のクロックを割り当てることで低電力化する.計算機実験により提案手法はクロックゲーティングのみを考慮した従来手法と比較し,クロックツリーのエネルギーを30%程度削減でき,全体のエネルギーを25%程度削減できることを確認した.

クロックグリッチに基づく故障解析に耐性を持つAES暗号回路

平野 大輔;史 又華;戸川 望;柳澤 政生

情報処理学会研究報告. SLDM, [システムLSI設計技術]2015(10)p.1 - 52015年05月-2015年05月 

CiNii

詳細

ISSN:09196072

概要:近年,暗号回路への攻撃手法として,故障解析が脅威となっている.回路への故障の発生方法には,レーザー照射や電圧変動,クロックグリッチなどの方法があるが,実装や制御の容易性からクロックグリッチが注目されている.対策手法として,回路を三重化して比較する空間冗長化手法や,同じ処理を 2 回行って比較する時間冗長化手法が存在する.しかし,これらの手法は面積オーバーヘッド或いは時間オーバーヘッドが大きいという問題点がある.本稿では,故障解析の誘因となるクロックグリッチを高速に検出可能で,面積オーバーヘッドを 4.9% に抑えた AES 暗号回路を提案する.

タイミングエラーへの耐性を持つフリップフロップ設計(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-)

鈴木 大渡;史 又華;戸川 望;宇佐美 公良;柳澤 政生

電子情報通信学会技術研究報告. VLD, VLSI設計技術114(328)p.45 - 502014年11月-2014年11月 

CiNii

詳細

ISSN:0913-5685

概要:集積回路の微細化の影響により,回路のばらつきが大きくなっており,設計に必要な電源電圧やクロック周波数のマージンが増大している.マージンの緩和のため,タイミングエラーへの耐性を持つ回路の構造が盛んに研究されている.本稿では,フリップフロップの動作とラッチの動作を動的に切り替えることによりタイミングエラー耐性を実現するTime Borrowing Flip-Flop(TBFF)のトランジスタレベルの構造を2通り提案した.また,HSPICEシミュレーションによる評価を行い,従来手法と比較して消費エネルギーを最大20.6%削減できることを示した.

タイミングエラー予測回路による再構成可能デバイス上でのデータ依存最適化回路設計(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-)

川村 一志;阿部 晋矢;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術114(328)p.51 - 562014年11月-2014年11月 

CiNii

詳細

ISSN:0913-5685

概要:LSI内部の各パス遅延は入力データに応じて様々に変動する.この性質を利用することで,計算精度をわずかに落としながらも高速に動作するLSIの設計が可能になる.本稿では,入力データ群にもとづき特定された最適化すべきパスをリコンフィギュレーションし最適化する,新たな回路設計アルゴリズムを提案する.提案アルゴリズムは最適化対象の回路にタイミングエラー予測回路を挿入し動作させることで被最適化パスを特定,動的に再構成し与えられたエラー制約内で動作クロック周期の最小化を図る.本アルゴリズムを加算器に対して適用した結果,通常のクリティカルパス最小化の設計と比較し,2.1%以下のエラーを許容する制約下で最大18.5%の高速化に成功した.

回路面積を考慮したSuspicious Timing Error Prediction回路の挿入位置決定手法の改良と評価(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-)

吉田 慎之介;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術114(328)p.57 - 622014年11月-2014年11月 

CiNii

詳細

ISSN:0913-5685

概要:近年,半導体技術の進展に伴いタイミングエラー発生の危険性が増加している.STEPはタイミングエラーを事前に予測できる手法であるが,STEP回路を挿入する位置が重要である.このような背景から、回路面積を考慮したSTEP回路の挿入位置決定手法を提案した.本手法ではSTEP回路の個数を削減するために短いパスを無視するが,長いパスまで無視する可能性があった.また,短いパスに合わせて位置ラベルを付けるため,STEP回路の挿入位置がパスの後半に偏る可能性があった.本稿ではSTEP回路の挿入位置決定手法で用いる,短いパスの探索方法とラベル付けの方法を改良する.パスの長さを推定することで短いパスのみを無視できるため,これまでSTEP回路を挿入しなかった長いパスで発生するタイミングエラーが予測できる.また,任意の長さのパスに合わせたラベル付けもできるため,チェックポイントがパスの後半となることを防ぐ.改良した手法を複数の回路に対して適用し,最大動作周波数の向上を図る.実験結果よりSTEP回路を入れない場合と比較して,最大動作周波数を平均1.71倍に向上させることができた.改良前の手法と比較すると,最大動作周波数を平均1.15倍に向上させることができた.

DTMOSを用いたサブスレッショルド回路の高速化設計(ディペンダブル,デザインガイア2014-VLSI設計の新しい大地-)

福留 祐治;史 又華;戸川 望;宇佐美 公良;柳澤 政生

電子情報通信学会技術研究報告. VLD, VLSI設計技術114(328)p.117 - 1212014年11月-2014年11月 

CiNii

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ISSN:0913-5685

概要:サブスレッショルド領域で回路を動作させることで低電力化は実現されるが,同時に速度が劣化するトレードオフの関係にある.本稿ではサブスレッショルド領域において低電力で高速化を実現するため,DTMOSを用いたサブスレッショルド回路の高速化設計を行い,トランジスタレベルのシミュレーションの結果,30〜45%高速化し,V_

=0.2V,0.3Vにおいて平均15%低エネルギー化したことを示す.

ハードウェアトロイに含まれるネットに着目したハードウェアトロイ検出手法(ディペンダブル,デザインガイア2014-VLSI設計の新しい大地-)

大屋 優;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術114(328)p.135 - 1402014年11月-2014年11月 

CiNii

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ISSN:0913-5685

概要:近年チップの製造をサードパーティに外注するようになり,ハードウェアトロイが挿入される可能性が高まってきた.特に設計段階では簡単にハードウェアトロイを挿入することができる.ゲートレベルのネットリストに対してハードウェアトロイ検出手法を適用する場合,我々はGoldenネットリストを持っておらず,挿入されているハードウェアトロイを活性化するという条件下でハードウェアトロイを検出する手法が存在するのみである.本稿では,Goldenネットリストが無く,ハードウェアトロイを活性化させなくてもハードウェアトロイを検出する手法として,低スイッチング確率のネット(LSLGネットと呼ぶ)の検出を通じてハードウェアトロイを検出する手法を提案する.LSLGネットはネットリストに含まれるネットの数%であるにも関わらず,Trust-HUBのAbstraction Gate Levelで公開されているハードウェアトロイが挿入されている全てのゲートレベルのネットリストに対して,ハードウェアトロイの一部を検出することに成功した.提案手法にかかる時間は高々十数分程度である.

HDR-mcvを対象とした複数クロックドメインおよび複数電源電圧による低電力化高位合成手法(高位合成,デザインガイア2014-VLSI設計の新しい大地-)

阿部 晋矢;史 又華;宇佐美 公良;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. VLD, VLSI設計技術114(328)p.203 - 2082014年11月-2014年11月 

CiNii

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ISSN:0913-5685

概要:低電力かつ高速なLSIの設計へ向け,配線遅延を考慮しながら複数クロックドメイン,複数電源電圧を同時に適用可能なHDR-mcvおよび高位合成手法が提案された.従来手法はクロックおよび電圧をハドルと呼ぶ区画毎に割り当てるが,クロックツリー数の増加による消費エネルギーのオーバヘッドが無視できない.提案手法はクロックに同期する論理,および演算回路に対し独立に電圧を割り当てることで,クロックツリー数を増加せずに複数クロックドメインと複数電源電圧を同時適用する.計算機実験結果により,提案手法は従来のHDR-mcvアーキテクチャを対象とした高位合成アルゴリズムと比較し50%程度消費エネルギーを削減し,最終的に従来のレジスタ分散型アーキテクチャと比較し提案手法は60%程度消費エネルギーを削減できることを確認した.

A Hardware-Trojans Identifying Method Based on Trojan Net Scoring at Gate-Level Netlists

OYA Masaru;SHI Youhua;YAMASHITA Noritaka;OKAMURA Toshihiko;TSUNOO Yukiyasu;GOTO Satoshi;YANAGISAWA Masao;TOGAWA Nozomu

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences98(12)p.2537 - 25462015年-2015年

CiNii

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ISSN:0916-8508

概要:Outsourcing IC design and fabrication is one of the effective solutions to reduce design cost but it may cause severe security risks. Particularly, malicious outside vendors may implement Hardware Trojans (HTs) on ICs. When we focus on IC design phase, we cannot assume an HT-free netlist or a Golden netlist and it is too difficult to identify whether a given netlist is HT-free or not. In this paper, we propose a score-based hardware-trojans identifying method at gate-level netlists without using a Golden netlist. Our proposed method does not directly detect HTs themselves in a gate-level netlist but it detects a net included in HTs, which is called Trojan net, instead. Firstly, we observe Trojan nets from several HT-inserted benchmarks and extract several their features. Secondly, we give scores to extracted Trojan net features and sum up them for each net in benchmarks. Then we can find out a score threshold to classify HT-free and HT-inserted netlists. Based on these scores, we can successfully classify HT-free and HT-inserted netlists in all the Trust-HUB gate-level benchmarks and ISCAS85 benchmarks as well as HT-free and HT-inserted AES gate-level netlists. Experimental results demonstrate that our method successfully identify all the HT-inserted gate-level benchmarks to be "HT-inserted" and all the HT-free gate-level benchmarks to be "HT-free" in approximately three hours for each benchmark.

A-9-2 低電力なソフトエラー耐性をもつNew-SEHラッチの設計(A-9.信頼性,一般セッション)

田島 咲季;史 又華;戸川 望;柳澤 政生

電子情報通信学会基礎・境界ソサイエティ/NOLTAソサイエティ大会講演論文集20152015年08月-2015年08月 

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ISSN:2189700X

Timing Monitoring Paths Selection for Wide Voltage IC

Shan Weiwei;Dai Wentao;Shi Youhua;Cao Peng;Xiang Xiaoyan

IEICE Electronics Express0(0)2016年-2016年

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ISSN:1349-2543

概要:Wide voltage range circuit has got widespread attention where in-situ timing monitoring based adaptive voltage scaling (AVS) becomes necessary to reduce the design margin. However, the severe PVT variations across near-threshold to super-threshold cause too many critical paths to be monitored. Here activation oriented monitoring paths selection method is proposed to reduce the monitored paths for wide voltage IC. The minimum delay value of the longest activated path is found by dynamic timing analysis and set as the selection threshold. Those paths longer than this threshold by STA analysis are selected to be monitored. Applied on a 40nm AVS System-on-Chip, it reduces the monitoring paths to only 22% of all critical paths with remarkable power gains under 0.6V-1.1V.

State Dependent Scan Flip Flopを用いたRSA暗号回路へのセキュアスキャンアーキテクチャの実装(システムと信号処理及び一般)

跡部 悠太;史 又華;柳澤 政生;戸川 望

電子情報通信学会技術研究報告. SIP, 信号処理112(115)p.115 - 1202012年06月-2012年06月 

CiNii

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ISSN:09135685

概要:代表的なテスト容易化設計であるスキャンテストは,LSI内部のFF(フリップフロップ)を直列に接続し,外部から自由に制御,観測でき,効率よく故障検出をすることができる.一方,スキャンテストで用いられるスキャンチェインを使用し,暗号LSIの秘密鍵を解読するスキャンベース攻撃が注目されている.一般的にテスト容易性とセキュリティは相反する性質であるが,それらを両立させる回路設計が必要である.本稿では,スキャンテストの利点であるテスト容易性を持ち,スキャンベース攻撃に対するセキュアスキャンアーキテクチャを提案する.提案手法では,スキャンチェイン中の任意のFFにラッチを付け加えることで,過去のFFの値を利用し,スキャンデータを攻撃者に解読不可能なデータに変化させる.FFの値が変化することで,スキャンデータを動的に変化させることが可能である.攻撃者には解読不可能なデータであっても,テスト者は拡張回路の構造を知っているため,通常のスキャンテストと同様のテストが可能である.RSA暗号回路に提案するセキュアスキャンアーキテクチャを実装し,評価を行った.

A universal delay line circuit for variation resilient IC with self-calibrated time-to-digital converter

Shao, Shuai; Shi, Youhua; Dai, Wentao; Meng, Jianyi; Shan, Weiwei

Proceedings of the 2015 IEEE International Conference on Electron Devices and Solid-State Circuits, EDSSC 2015p.126 - 1292015年09月-2015年09月 

DOIScopus

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概要:© 2015 IEEE. A universal delay monitor used to imitate the real critical paths is developed for variation resilient integrated circuit. This monitor is constructed based on the different proportion of logic cells and interconnects. The delay of the monitor is detected by a time-to-digital converter which keeps the sampling results precise. To reduce the deviation of the sampling results caused by PVT, a novel time-to-digital converter with self-calibration mechanism is developed. This variation resilient method based adaptive voltage scaling is applied on an ARM7 based System on a Chip on 0.18 μm CMOS process with a 112M signoff frequency and an area of 1.3∗1.3 mm2. The simulation results show that it has a 43.42% gain of power consumption under FF corner, -25°C compared to the fixed 1.8 V traditional design.

A floorplan-aware high-level synthesis technique with delay-variation tolerance

Kawamura, Kazushi; Hagio, Yuta; Shi, Youhua; Togawa, Nozomu

Proceedings of the 2015 IEEE International Conference on Electron Devices and Solid-State Circuits, EDSSC 2015p.122 - 1252015年09月-2015年09月 

DOIScopus

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概要:© 2015 IEEE. For realizing better trade-off between performance and yield rate in recent LSI designs, it is required to deal with increasing the ratios of interconnect delay as well as delay variation. In this paper, a novel floorplan-aware high-level synthesis technique with delay-variation tolerance is proposed. By utilizing floorplan-driven architectures, interconnect delays can be estimated and then handled even in high-level synthesis. Applying our technique enables to realize two scheduling/binding results (one is a non-delayed result and the other is a delayed result) simultaneously on a chip with small area/performance overhead, and either one of them can be selected according to the post-silicon delay variation. Experimental results demonstrate that our technique can reduce delayed scheduling/binding latency by up to 32.3% compared with conventional approaches.

A process-variation-aware multi-scenario high-level synthesis algorithm for distributed-register architectures

Igawa, Koki; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

International System on Chip Conference2016-Februaryp.7 - 122016年02月-2016年02月 

DOIScopus

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ISSN:21641676

概要:© 2015 IEEE.In order to tackle a process-variation problem, we can define several scenarios, each of which corresponds to a particular LSI behavior, such as a typical-case scenario and a worst-case scenario. By designing a single LSI chip which realizes multiple scenarios simultaneously, we can have a process-variation-tolerant LSI chip. In this paper, we propose a process-variation-aware low-latency and multi-scenario high-level synthesis algorithm targeting new distributed-register architectures, called HDR architectures. We assume two scenarios, a typical-case scenario and a worst-case scenario, and realize them onto a single chip. We first schedule/bind each of the scenarios independently. After that, we commonize the scheduling/binding results for the typical-case and worst-case scenarios and thus generate a commonized area-minimized floorplan result. Experimental results show that our algorithm reduces the latency of the typical-case scenario by up to 50% without increasing the latency of the worst-case scenario, compared with several existing methods.

Scan-based side-channel attack against symmetric key ciphers using scan signatures

Fujishiro, Mika; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

Proceedings of the 2015 IEEE International Conference on Electron Devices and Solid-State Circuits, EDSSC 2015p.309 - 3122015年09月-2015年09月 

DOIScopus

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概要:© 2015 IEEE. There are a number of studies on a side-channel attack which uses information exploited from the physical implementation of a cryptosystem. A scan-based side-channel attack utilizes scan chains, one of design-for-test techniques and retrieves the secret information inside the cryptosystem. In this paper, scan-based side-channel attack methods against symmetric key ciphers such as block ciphers and stream ciphers using scan signatures are presented to show the risk of scan-based attacks.

FPGA-based SHA-3 acceleration on a 32-bit processor via instruction set extension

Wang, Yi; Shi, Youhua; Wang, Chao; Ha, Yajun

Proceedings of the 2015 IEEE International Conference on Electron Devices and Solid-State Circuits, EDSSC 2015p.305 - 3082015年09月-2015年09月 

DOIScopus

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概要:© 2015 IEEE. As embedded systems play more and more important roles Internet of Things (IoT), the integration of cryptographic functionalities is an urgent demand to ensure data and information security. Recently, Keccak was declared as the winner of the third generation of Secure Hashing Algorithm (SHA-3). However, implementing SHA-3 on a specific 32-bit processor failed to meet the performance requirement. On the other hand, implementing it as a cryptographic coprocessor consumes a lot of extra area and requires customized driver program. Although implementing Keccak on a 64-bit platform is more efficient, this platform is not suitable for embedded implementation. In this paper, we propose a novel SHA-3 implementation using instruction set extension based on a 32-bit LEON3 processor (an open source processor), with the goals of reducing execution cycles and code size. Experimental results show that the proposed design reduces around 87% execution cycles and 10.5% code size as compared to reference designs. Our design takes up only 9.44% extra area with negligible speed overhead compared to the standard LEON3 processor. Compared to the existing hardware accelerators, our proposed design occupies only half of area resources and does not require extra driver programs to be developed when integrated into the overall system.

A delay variation and floorplan aware high-level synthesis algorithm with body biasing

Igawa, Koki; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - International Symposium on Quality Electronic Design, ISQED2016-Mayp.75 - 802016年05月-2016年05月 

DOIScopus

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ISSN:19483287

概要:© 2016 IEEE.In this paper, we propose a delay variation and floorplan aware high-level synthesis algorithm with body biasing, which minimizes the average leakage energy of manufactured chips. To realize a floorplan-oriented high-level synthesis, we utilize a huddle-based distributed register architecture (HDR architecture), one of the DR architectures. HDR architecture divides the chip area into small partitions called a huddle and we can control a body bias voltage for every huddle. During high-level synthesis, we iteratively obtain expected leakage energy for every huddle when applying a body bias voltage. A huddle with smaller expected leakage energy contributes to reducing expected leakage energy of the entire circuit but can increase the latency. We assign CDFG nodes in critical paths to the huddles with larger expected leakage energy and those in non-critical paths to the huddles with smaller expected leakage energy. We expect to minimize the entire leakage energy in a manufactured chip without increasing its latency. Experimental results show that our algorithm reduces the average leakage energy by up to 38.9% without latency and yield degradation compared with typical-case design with body biasing.

In-situ Trojan authentication for invalidating hardware-Trojan functions

Oya, Masaru; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - International Symposium on Quality Electronic Design, ISQED2016-Mayp.152 - 1572016年05月-2016年05月 

DOIScopus

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ISSN:19483287

概要:© 2016 IEEE.Due to the fact that we do not know who will create hardware Trojans (HTs), and when and where they would be inserted, it is very difficult to correctly and completely detect all the real HTs in untrusted ICs, and thus it is desired to incorporate in-situ HT invalidating functions into untrusted ICs as a countermeasure against HTs. This paper proposes an in-situ Trojan authentication technique for gate-level netlists to avoid security leakage. In the proposed approach, an untrusted IC operates in authentication mode and normal mode. In the authentication mode, an embedded Trojan authentication circuit monitors the bit-flipping count of a suspicious Trojan net within the pre-defined constant clock cycles and identify whether it is a real Trojan or not. If the authentication condition is satisfied, the suspicious Trojan net is validated. Otherwise, it is invalidated and HT functions are masked. By doing this, even untrusted netlists with HTs can still be used in the normal mode without security leakage. By setting the appropriate authentication condition using training sets from Trust-HUB gate-level benchmarks, the proposed technique invalidates successfully only HTs in the training sets. Furthermore, by embedding the in-situ Trojan authentication circuit into a Trojan-inserted AES crypto netlist, it can run securely and correctly even if HTs exist where its area overhead is just 1.5% with no delay overhead.

Improved monitoring-path selection algorithm for suspicious timing error prediction based timing speculation

Yoshida, Shinnosuke; Shi, Youhua; Yanagisawa, Masao; Togawa, Nozomu

Proceedings - 2015 IEEE 11th International Conference on ASIC, ASICON 20152016年07月-2016年07月 

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概要:© 2015 IEEE.As process technology is scaling down, timing speculation techniques such as Razor and STEP are emerged as alternative solutions to reduce required margins due to various variation effects. Unlike Razor, STEP is a prediction-based timing speculation method to predict suspicious timing errors before they really appear, and thus it can result in more performance improvement. Therefore, an improved monitoring-path selection algorithm for STEP-based timing speculation is proposed in this paper, in which candidate monitoring-paths are selected based on short path removement and path length estimation. Experimental results show that the proposed algorithm realizes an average of 1.71X overclocking compared with worst-case based designs.

A low-power soft error tolerant latch scheme

Tajima, Saki; Shi, Youhua; Togawa, Nozomu; Yanagisawa, Masao

Proceedings - 2015 IEEE 11th International Conference on ASIC, ASICON 20152016年07月-2016年07月 

DOIScopus

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概要:© 2015 IEEE.As process technology continues scaling, low power and reliability of integrated circuits are becoming more critical than ever before. Particularly, due to the reduction of node capacitance and operating voltage for low power consumption, it makes the circuits more sensitive to high-energy particles induced soft errors. In this paper, a soft-error tolerant latch called TSPC-SEH is proposed for soft error tolerance with low power consumption. The simulation results show that the proposed TSPC-SEH latch can achieve up to 42% power consumption reduction and 54% delay improvement compared to the existing soft error tolerant SEH and DICE designs.

講演・口頭発表等

A Score-Based Classification Method for Identifying Hardware-Trojans Inserted/Free Gate-Level Netlists

Design, Automation & Test in Europe (DATE)2015年03月11日

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口頭発表(一般)

Secure Scan Design Using Improved Random Order and its Evaluations

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014年11月19日

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ポスター発表

An Area-Overhead-Oriented Monitoring-Path Selection Algorithm for Suspicious Timing Error Prediction

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014年11月19日

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口頭発表(一般)

In-situ Timing Monitoring Methods for Variation-Resilient Designs

IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)2014年11月20日

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口頭発表(一般)

InTimeTune: A Throughput Driven Timing Speculation Architecture for Overscaled Designs

ACM/EDAC/IEEE Design Automation Conference2014年06月04日

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ポスター発表

Throughput Driven Check Point Selection in Suspicious Timing Error Prediction based Designs

IEEE Latin American Symposium on Circuits and Systems (LASCAS)2014年02月27日

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口頭発表(一般)

Secure Scan Design with Dynamically Configurable Connection

IEEE Pacific Rim International Symposium on Dependable Computing2013年12月04日

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口頭発表(一般)

Predication based Timing Speculation Technique for Throughput Improvement

International Conference on Integrated Circuits, Design, and Verification2013年11月16日

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口頭発表(一般)

Floorplan Driven Architectures and High-level Synthesis Algorithm for Dynamic Multiple Supply Voltages

ACM/EDAC/IEEE Design Automation Conference2013年06月05日

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ポスター発表

Concurrent Faulty Clock Detection for Crypto Circuits Against Clock Glitch Based DFA

IEEE International Symposium on Circuits and Systems2013年05月21日

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口頭発表(一般)

DR24 An Energy-efficient High-level Synthesis Algorithm Incorporating Interconnection Delays and Dynamic Multiple Supply Voltages

IEEE International Symposium on VLSI Design, Automation and Test2013年04月22日

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口頭発表(一般)

Suspicious Timing Error Detection and Recovery with In-Cycle Clock Gating

IEEE International Symposium on Quality Electronic Design (ISQED)2013年03月05日

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ポスター発表

State Dependent Scan Flip-Flop with Key-Based Configuration against Scan-Based Side Channel Attack on RSA Circuit

IEEE Asia Pacific Conference on Circuits and Systems2012年12月05日

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口頭発表(一般)

Dynamically Changeable Architecture against Scan-Based Side Channel, Attack Using State Dependent Scan Flip-Flop on RSA Circuit

IEEE International SoC Design Conference2012年11月06日

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口頭発表(一般)

特許

整理番号:1340

故障攻撃検出回路および暗号処理装置(日本)

戸川 望, 五十嵐 博昭, 史 又華

特願2012-181944、特開2014- 38294

外部研究資金

科学研究費採択状況

研究種別:基盤研究(C)

タイミングエラー予測によるばらつき耐性を有するLSI設計技術に関する研究

2014年-2016年

研究分野:計算機システム

配分額:¥4810000

研究種別:若手研究(B)

超低消費電力設計における遅延テスト設計技術に関する研究

2011年-2013年

研究分野:計算機システム・ネットワーク

配分額:¥4420000

研究種別:基盤研究(C)

暗号処理向け組み込みLSIとそのテスト設計環境の構築

2009年-2011年

研究分野:電子デバイス・電子機器

配分額:¥4680000

研究種別:若手研究(B)

フォールパス自動検出および過剰テスト緩和の合成システムに関する研究

2007年-2009年

研究分野:計算機システム・ネットワーク

配分額:¥3770000

学内研究制度

特定課題研究

システムオンチップのテスト容易化設計に関する研究

2005年度

研究成果概要:LSIの超大規模化・超微細化により、情報システム全体をワン・チップ上に実現することが可能になった。しかし、高集積化により故障をチェックするべき点が増え、各点の故障をテストするパターンの数は増加し、製造されたチップが正常に動作するか...LSIの超大規模化・超微細化により、情報システム全体をワン・チップ上に実現することが可能になった。しかし、高集積化により故障をチェックするべき点が増え、各点の故障をテストするパターンの数は増加し、製造されたチップが正常に動作するか否かを調べるテストは益々困難になってきている。1チップあたりのテスト時間はテスト・パターンの数に比例するので、機能モジュールを複数集積したシステムオンチップ(SoC,System-on-a-Chip)では、集積したモジュールの数に比例した時間がかかり、テストの時間が非常に長くなる。その結果、SoCのテスト・コストが製造コストを超える勢いで増加しており、テストの品質も低下しているため、テストは半導体産業の発展を阻害する要因になりかねない。そのために、SoCに関する低コスト、高品質なテスト容易化設計方法の研究が重要となってきた。上記背景のもと,本研究ではテスト・データの圧縮技術やテスト時間削減の容易化設計手法に関する研究を行う。提案手法ではデザインに挿入され、少ないスキャン・チャネルから多数の内部スキャン・チェーンを供給するデコンプレッサで構成される。最先端のスキャンおよびテスト・データの圧縮技術と比較し、テスト・データの量とテスト時間を最大20 分の1までに削減できる。その研究成果を学会において発表した。また、多種の故障タイプのテストに対応し、故障解析方法の詳細の検討を行った.

ディペンタブルな低電圧LSI設計技術に関する研究

2011年度

研究成果概要: 情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路の低消費電力化には、LSI の電源電圧を下げることが最も効果的である。CMOS回路の動作電力は電圧の自乗に比例するので、電圧を1/3にすれ... 情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路の低消費電力化には、LSI の電源電圧を下げることが最も効果的である。CMOS回路の動作電力は電圧の自乗に比例するので、電圧を1/3にすれば、単純には消費電力がほぼ1/10 になる。しかし、低電圧の条件下ではCMOS回路の動作が不安定になり、LSIの製造ばらつきやノイズなどに影響され、動作マージン減少、誤動作などの障害が、現状と比較して極めて増大する。つまり将来安心かつエコなアンビエント情報社会を実現するためには、情報通信・処理の主要素子であるCMOS トランジスタの動作電圧をしきい値電圧以下に低減できるLSI自動化設計技術と高信頼化設計技術の統合・融合したディペンタブルな低電圧LSI設計基盤技術が強く求められると考える。 本研究は、高い信頼性を持つディペンタブルな超低電圧LSI設計技術の開発を目的とする。研究の目標としては、既存研究(カスタム設計)と異なり、自動化設計により、設計複雑度や設計周期を減らし、並びに回路全体の信頼性を高めることを目指す。また、実チップ設計により、既存研究と比較してエネルギーを低減し、並びに低電圧領域における設計タイミングのばらつきを改善することを目標とする。 今年度では、主に以下の研究項目を行ってきた。(1)超低電圧LSI自動化設計技術について 具体的には、低電圧領域(サブスレッショルド領域)で動作する回路設計のため、①サブスレッショルド領域での遅延・電力のモデルの構築;②サブスレッショルド領域で動作させるため、既存のプロセスライブラリを用いて、トランジスタレベルでシミュレーションを行い、エネルギーが最小な電源電圧を選択できる合成手法の提案、及び③提案した最適エネルギー電圧選択手法をベースに上位レベル(RTLレベル)から低電圧による低エネルギー指向LSI自動合成フローの構築などの研究を取り込んだ。様々なアルゴリズムをコンピュータに実装し、評価実験を行った。既存のカスタム設計と異なり、合成時自動でエネルギー最小な電源電圧の選択ができ、Benchmark回路に適用し有効性を確認した。また、自動化設計により、設計複雑度や設計周期を減らすごとができた。(2)ディペンタブルなLSI設計技術について  具体的には、①LSI回路動作時の遅延、温度変化および電源電圧変化の解析、及び②電圧変動により、ディレイ変動を検出・制御する技術の研究を行った。研究成果として、理論面から、80%以上の論理パス上発生した遅延エーラの検出ができた。

自然エネルギー利用に向けたスマートケースLSI設計技術の創生

2014年度

研究成果概要: 本研究ではLSI(大規模集積回路)の設計技術に焦点を当て、不安定且つ微弱な自然エネルギーに適合し、状況に応じた最適な動作を実現するスマートケースLSI設計技術の研究開発を行った。特に、既存LSI設計技術の問題点を解決する革新的技... 本研究ではLSI(大規模集積回路)の設計技術に焦点を当て、不安定且つ微弱な自然エネルギーに適合し、状況に応じた最適な動作を実現するスマートケースLSI設計技術の研究開発を行った。特に、既存LSI設計技術の問題点を解決する革新的技術として「I: 極低エネルギーLSI設計技術」と「II:動作中自己調整機能を持つ設計技術」を提案した。本研究は、既存のワーストケースに基づいたLSI設計方法ではなく、回路が動作時自己調整により処理性能・消費電力・信頼性を最大限引き出すことが可能なシステムLSI設計基盤技術を開発した。

現在担当している科目

科目名開講学部・研究科開講年度学期
電子物理システム概論基幹理工学部2018春学期
電子物理システム概論 【前年度成績S評価者用】基幹理工学部2018春学期
電子物理システム演習A基幹理工学部2018春学期
電子物理システム演習A 【前年度成績S評価者用】基幹理工学部2018春学期
電子物理システム演習B基幹理工学部2018秋学期
電子物理システム演習B 【前年度成績S評価者用】基幹理工学部2018秋学期
電子物理システム実験A基幹理工学部2018秋学期
電子物理システム実験A 【前年度成績S評価者用】基幹理工学部2018秋学期
電子デバイス基幹理工学部2018春学期
電子デバイス 【前年度成績S評価者用】基幹理工学部2018春学期
電子物理システム実験B基幹理工学部2018春学期
電子物理システム実験B 【前年度成績S評価者用】基幹理工学部2018春学期
電子物理システム実験C基幹理工学部2018秋学期
電子物理システム実験C 【前年度成績S評価者用】基幹理工学部2018秋学期
電子物理システム特別演習基幹理工学部2018秋学期
電子物理システム演習C基幹理工学部2018春学期
電子物理システム演習C 【前年度成績S評価者用】基幹理工学部2018春学期
卒業論文A基幹理工学部2018春学期
卒業論文A  【前年度成績S評価者用】基幹理工学部2018春学期
卒業論文B基幹理工学部2018秋学期
卒業論文B  【前年度成績S評価者用】基幹理工学部2018秋学期
Electronic Circuits基幹理工学部2018秋学期
Electronic Circuits基幹理工学部2018秋学期
Electronic Circuits基幹理工学部2018秋学期
Electronic Circuits基幹理工学部2018秋学期
Research Project B基幹理工学部2018春学期
Research Project B 【前年度成績S評価者用】基幹理工学部2018春学期
Research Project C基幹理工学部2018秋学期
Research Project C 【前年度成績S評価者用】基幹理工学部2018秋学期
Research Project A基幹理工学部2018秋学期
修士論文(電子)大学院基幹理工学研究科2018通年
集積システム設計研究大学院基幹理工学研究科2018通年
System LSI Design and CAD大学院基幹理工学研究科2018秋学期
システムLSIの設計とCAD大学院基幹理工学研究科2018秋学期
システムLSIの設計とCAD大学院基幹理工学研究科2018秋学期
集積システム設計演習A大学院基幹理工学研究科2018春学期
集積システム設計演習B大学院基幹理工学研究科2018秋学期
集積システム設計演習C大学院基幹理工学研究科2018春学期
集積システム設計演習D大学院基幹理工学研究科2018秋学期
集積システム設計研究大学院基幹理工学研究科2018通年